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组合逻辑完整赋值含义：所有分支所有输出都要有确定值 ​

在 Verilog always 块用法 里我们讲过：组合逻辑用 always @(*)，时序逻辑用 always @(posedge clk)。组合逻辑这条路上最容易踩的坑，就是「不完整赋值」——综合器一声不吭地给你推断出一个 latch。这篇把「完整赋值」这个概念本身讲透，配套的 latch 常见陷阱 一篇则展开讲 latch 推断出来后有哪些实际危害。

本文要回答的问题 ​

  1. 「完整赋值」到底是什么意思，判断标准是什么？
  2. 为什么不完整赋值会被推断成 latch？
  3. 默认赋值、case 的 default 分支、full_case 指令这三种写法哪个对、哪个坑？

一、简短结论 ​

组合逻辑完整赋值，指在一个组合 always 块的每一条可能执行路径上，块内每个被赋值的信号都获得一个确定的新值。

判断时就问自己两个问题：

  • 所有分支都走到了吗？——if 有没有 else、case 有没有覆盖所有取值或带 default；
  • 所有输出都赋值了吗？——块里给 a、b、c 三个信号赋值，那每条路径上 a、b、c 都得有新值，不能只赋其中两个。

两个答案都是「是」，就是完整赋值；任何一个「否」，综合器就会为那个「没被赋值」的信号推断出 latch，用来「记住」上一次的值。

二、为什么不完整赋值会推断出 latch ​

组合逻辑的本质是「输出只由当前输入决定」。如果某条分支没给信号赋新值，硬件上只有一种办法让输出还保持原来的值——加一个存储元件，也就是电平敏感的 latch。这不是综合器「犯错」，而是它在忠实地实现你写的语义：你没给新值，那就保持旧值，保持旧值就需要存储。

下面这张图把「代码写法 → 综合结果」的分叉画出来，左边一路通往纯组合逻辑，右边一路掉进 latch：

chip-design/beginner/complete-assignment-meaning.md D2 示意图

读法很直接：红色是判定失败的去向（latch），绿色是目标（纯组合），两个蓝色判定节点就是第一节说的两个问题。任何一条「否」边都会把你带到 latch。

三、正误写法对照 ​

先看一段典型的不完整赋值代码——en 为 0 时 y 没有新值：

verilog
// 错误：en=0 时 y 保持旧值，综合出 latch
always @(*) begin
  if (en) y = a & b;
end

三种修法，外加一个常见的错误修法，对照如下：

保证完整赋值的四种写法：三种正确、一种危险

这张卡的核心判断是：前两种是「从语义上真的完整赋值」，full_case 只是「告诉工具假装完整」。展开看代码。

推荐写法一，块首默认赋值：

verilog
// 正确：先给默认值，再覆盖例外
always @(*) begin
  y = 1'b0;            // 默认值
  if (en) y = a & b;   // 只写例外分支
end

推荐写法二，case 补 default（case 语句的 full/parallel 细节 里有更系统的讨论）：

verilog
// 正确：default 兜住所有未列出的取值
always @(*) begin
  case (sel)
    2'b00:   y = a;
    2'b01:   y = b;
    2'b10:   y = c;
    default: y = 1'b0;
  endcase
end

危险写法，full_case 综合指令：

verilog
// 危险：仿真按"未列出分支不保持"处理，综合却可能仍推 latch 或任意电路
always @(*) begin
  case (sel) // synthesis full_case
    2'b00: y = a;
    2'b01: y = b;
  endcase
end

full_case 的问题在于它只是给综合器的「提示」，声称「没列出的取值不会出现」。可一旦 sel 真出现了未列出的值（比如上电瞬间的 X 传播），不同工具的处理并不一致：有的照旧推 latch，有的给出不确定的电路，而仿真器按另一套语义走——仿真和硬件行为就此分裂，这种 bug 极难定位。

四、一张思维导图收拢概念边界 ​

「完整赋值」经常和几个相邻概念混在一起，用一张图把边界划清：

组合逻辑完整赋值含义：所有分支所有输出都要有确定值 示意图（第 2 张）

重点看右下「容易混淆」两支。时序逻辑（always @(posedge clk)）不需要完整赋值——寄存器本来就要保持旧值，if (en) q <= d; 是合法的带使能触发器，不是 latch。完整赋值的要求只针对组合块。另一支：阻塞与非阻塞赋值 解决的是「赋值何时生效」的问题，和「有没有赋值」是两回事——用对了 = 但漏了分支，照样推 latch。

组合与时序两类块对赋值的要求正好相反，列成一张表方便对照记忆：

维度组合块 always @(*)时序块 always @(posedge clk)
不赋值的语义保持旧值 → 推 latch（通常是 bug）保持旧值 → 寄存器使能（合法）
需要完整赋值吗需要，每条路径每个输出不需要，按使能写即可
推荐赋值符阻塞 =非阻塞 <=
漏分支的后果面积多 latch、时序变差、仿真 X 传播无，语义本就如此

把这张表记牢，一半以上的 latch 误报和误用在写代码那一刻就能避免。

五、常见误区 ​

  1. 「仿真没问题就是没问题」。 latch 在仿真里表现为「输出有时保持旧值」，如果你的测试向量没走到缺省分支，仿真完全看不出来；综合报告里的 inferred latch 警告才是第一道防线。
  2. 「加了 full_case 就安全了」。如上节所说，full_case 制造仿真与综合的语义分裂，比 latch 本身更难查。
  3. 「时序块也要补 else」。不需要。时序块的「不赋值」就是「保持」，是寄存器的正常行为；给时序块硬补 else 反而可能改变使能语义。
  4. 「多输出只查一个」。块里赋了几个信号，就要对每个信号检查所有分支——漏掉的往往是第二个、第三个输出。
  5. 「默认赋值会多生成逻辑」。不会。默认值只是给每条路径一个确定的起点，综合后依然是纯组合电路；真正多生成逻辑的是 latch 本身——它既占面积又引入电平敏感的时序检查负担。

还有一个实用习惯：写完组合块后，在脑子里把每个输入组合沿代码走一遍，问「这条路上 y（以及每个输出）拿到新值了吗」。这个静态自查比等综合器报警快得多，也比仿真暴露早得多——综合警告通常只在 log 深处打一行 WARNING: inferred latch for signal 'y'，翻不到就直接带进网表了。

六、延伸阅读 ​

一句话总结 ​

组合逻辑完整赋值，就是「所有分支、所有输出都有确定新值」；判断时问两句——分支全不全、输出漏不漏，任何一句答不上来综合器就会推 latch 来替你「记住」旧值。写法上首选块首默认赋值或 case 补 default 这类语义上真正完整的写法，远离只影响仿真语义的 full_case 指令；同时记住这条要求只管组合块，时序块的「不赋值即保持」是寄存器的本职工作，不要混为一谈。