电磁屏蔽与射频封装：conformal shielding、via fence 与 AiP 毫米波设计
更新时间：2026-09-25。一部 5G 手机同时在干两件互相为敌的事：AP、DDR、高速 SerDes 和 DC-DC 开关电源以几百 MHz 到几十 GHz 的时钟和边沿拼命翻转，而旁边几毫米处的 PA（功率放大器）、LNA（低噪声放大器）要在同一频段把微伏级信号干净地收发出去。芯片级手段管不住跨越 die 边界的电磁场，最后一道防线建在封装上——这就是电磁屏蔽 射频封装要回答的问题。本篇与SiP 异构集成互为表里，也可对照芯片内的信号完整性与串扰一起读。
本文要回答的问题
- 封装级 EMI 干扰具体怎么耦合：高速数字和开关电源如何害到 PA/LNA，射频大功率又如何反灌数字电路？
- conformal shielding 溅射金属镀膜、金属 lid 两种外屏蔽各靠什么生效，怎么选？
- 基板内的接地过孔围栏 via fence 为什么能当「电磁墙」，间距规则是什么？
- 射频走线为什么必须受控阻抗？匹配网络、Q 值、寄生电感电容怎样吃掉预算？
- AiP 天线封装里馈线和周边环境如何影响辐射？28 GHz 毫米波有哪些具体数字？
一、干扰从哪来：一个封装里的两对邻居
先建立量级感。LNA 输入的有用信号可以低到 -100 dBm（约 2 μV 等效到 50 Ω 上），而相邻 PA 发射功率可达 +23 dBm 以上，两者相差 120 dB 以上——12 个数量级。同一基板上的 DC-DC buck 转换器以 3～10 MHz 开关、边沿含数百 MHz 谐波，DDR 时钟在 1～4 GHz、SerDes 在 10～25 GHz 翻转，这些频谱与 5G FR1（sub-6 GHz）、FR2（24～52.6 GHz）接收频段正面重叠。
干扰有四条耦合路径：传导（共用电源/地网络，噪声经阻抗耦合）、电场容性耦合（相邻走线和焊盘之间的寄生电容）、磁场感性耦合（bondwire、过孔回流环套环）、空间辐射（封装本身成为小天线，近场耦合到外部天线和器件）。频率越高，后两条越主导——这正是屏蔽从「可选项」变成「必选项」的原因。
| 干扰源 | 主要频谱 | 受害电路 | 典型表现 |
|---|---|---|---|
| DC-DC buck 开关 | 基波 3～10 MHz + 数百 MHz 谐波 | LNA、VCO | 接收灵敏度下降、杂散发射超标 |
| DDR / 高速并行总线 | 0.5～4 GHz | sub-6 GHz 接收机 | 底噪抬升、吞吐掉档 |
| SerDes / PCIe | 8～25 GHz | 毫米波 LNA | FR2 频段底噪恶化 |
| PA 发射 | n77/n78 3.5 GHz、n257 28 GHz | 数字电路、传感器 | ADC 杂散、触摸误触、屏显条纹 |
注意最后一行：屏蔽是双向需求。PA 输出 +23 dBm 的近场不仅干扰外部，还会通过基板耦合让同一 SiP 里的 ADC、传感器误动作；各国法规（如 CE/FCC 的辐射限值）和运营商认证（杂散发射、接收灵敏度）都是硬性门槛，过不了就不能上市。因此射频封装的设计目标不是「尽量干净」，而是把每条耦合路径压到具体 dB 指标以下。
还要区分近场与远场、差模与共模两对概念。离噪声源小于约 λ/2π 的区域是近场：大电流低电压节点（buck 开关回路、bondwire 环）近场以磁场为主，低阻抗磁场很难靠薄金属膜反射，必须用「源端缩小环路 + 过孔短路壁」治理；高电压小电流节点（时钟焊盘、PA 漏极）近场以电场为主，导电屏蔽一接地上来就见效。远场里电磁场互相生成，屏蔽才退化成纯粹的 R+A 计算。差模噪声是信号线与回流线之间的工作分量，靠平衡和端接解决；真正从线缆、缝隙泄漏出去的多是共模噪声——整个封装相对大地的共模电压只需几百微伏，就能驱动外部排线成为有效天线。所以接地是否低阻、屏蔽搭接是否连续，本质上都在压共模。
二、封装级外屏蔽：conformal shielding 与金属 lid
封装级 EMI 手段的第一层是把整个辐射体装进一个连续的金属壳里。工业上有两条主流路线。
**conformal shielding（共形屏蔽）**是在模塑完成之后，用溅射（PVD）或等离子喷涂在封装顶面和四个侧壁包覆一层 3～10 μm 的金属膜，典型叠层为 Cu（主体导电层）加 0.3～1 μm 不锈钢 SUS（防锈、防刮）。镀膜前在模塑料表面做激光开槽，露出基板接地环，让金属膜沿侧壁与地平面低阻搭接。它的厚度由集肤深度决定：铜的集肤深度在 1 GHz 约 2.1 μm、10 GHz 约 0.66 μm、28 GHz 约 0.39 μm，3 μm 铜在毫米波频段也有足够吸收损耗。
**金属 lid（金属盖）**是冲压的马口铁、铜合金或镀镍钢盖，用导电胶或焊接贴在基板接地环上，把 die 罩在内部空腔中。lid 刚性好、屏蔽效能高（60～80 dB 常见），可分腔（盖内冲压隔板实现多区隔离），但占面积、占高度；conformal 膜薄（封装总高度只增加十几微米）、成本低、适合手机主板的并排贴装，但屏蔽效能通常 30～50 dB，且膜一旦在切割分板时崩边就出现泄漏缝。
| 维度 | conformal shielding | 金属 lid |
|---|---|---|
| 典型厚度 / 高度占用 | 3～10 μm 膜，几乎不增高度 | 0.1～0.3 mm 盖，需空腔高度 |
| 屏蔽效能 | 约 30～50 dB | 约 60～80 dB |
| 工艺 | 溅射/喷涂，模塑后批次加工 | 导电胶贴装或焊接，可返修性差 |
| 分腔隔离 | 难（需先做 compartment shield） | 盖内隔板即可，天然多区 |
| 典型场景 | 手机射频前端模组、轻薄 SiP | 基站、大功率模块、测试仪表 |
理解屏蔽效能（Shielding Effectiveness）有一个常用分解：SE = R + A，即反射损耗加吸收损耗。近场里还要修正多次反射项。反射靠金属与空气的阻抗失配，吸收靠集肤效应下的指数衰减；因此屏蔽层的孔缝比厚度更致命——一条长度接近 λ/20 的缝隙就能让整体效能崩盘，这是 lid 搭接环和 conformal 侧壁接地必须连续的原因。
屏蔽与散热是一对必须一起谈的矛盾。金属 lid 经导热界面材料（TIM）压在 die 背上时，同时是散热器，把 PA 的热量摊到整机中框；conformal 膜直接包在模塑料外，金属膜虽然导热，但薄、且四周被膜封住后热量只能靠基板向下走，高功率 PA 模组用纯 conformal 方案要仔细核算结温。另一个趋势是吸波材料（absorber）的局部使用：在 lid 内侧贴一层含羰基铁或铁氧体填充的吸波片，把腔内能量转化为热，专门压腔谐振和腔体高 Q 回响——它和金属屏蔽是互补关系：金属负责反射挡墙外泄漏，吸波负责消灭腔内驻波。模组厂常在认证摸底阶段用近场探头扫描封装表面，定位泄漏热点后再决定是加厚镀膜、补过孔还是贴吸波片，而不是一次性把所有手段堆满。
三、接地过孔围栏 via fence：基板里的电磁墙
外屏蔽封住「封装对外」，封装内部 die 与 die 之间则靠**接地过孔围栏（via fence / via wall）**隔离：在基板内沿分区边界打两到三排密集接地过孔，把顶层和底层地平面缝合成一道垂直金属墙，射频区（PA/LNA/开关矩阵）与数字区、电源区被围在各自的「法拉第隔间」里。在 SiP 中，这道墙还常与模塑料上预埋的金属分腔盖（compartment shield）组合，把隔间封到顶。
via fence 生效的物理原理是抑制平行板波导和腔模：两片地平面加中间介质构成平行板波导，噪声能量本可沿基板横向传播；密集过孔等效为周期性短路壁，当孔间距远小于波长时，墙壁对电磁波近似不可穿透。经验规则是过孔中心距 pitch ≤ λ/10～λ/20（取最高工作频率、介质内波长 λg = λ0/√εr_eff）。28 GHz 下自由空间波长约 10.7 mm，基板 εr_eff 取 4～6 时 λg 约 4.3～5.4 mm，因此毫米波模组里 via pitch 常做到 0.3～0.5 mm；sub-6 GHz 主板级封装 0.5～1 mm 间距即可。
via fence 同时干第二件事：给回流电流提供贴身通道。高频电流走最小环路，信号走线换层或跨越缝隙时，回流若要绕远就形成大环路、变成辐射天线。信号过孔旁边打地孔（ground-via stitching）、围栏贴着走线走，回流环面积被压到最小。系统接地的全部诀窍可以归纳成一句话：地不是一个等势符号，而是一张有阻抗、有谐振的网络——接地焊球要在射频区和电源区密集布置（占比常达 30～50%），数字地与射频地在封装内单点或经地平面缝合，避免开关电流借道射频地形成共模压降。
这里有两个真实事故级的坑。其一是地平面分割反而制造天线：有人为了「干净」把数字地和射频地切成两块、只在一处用细颈连接，结果所有跨分割的信号回流被迫绕远，细颈本身还成为半波长谐振结构，辐射比不切更糟。现代 SiP 的主流做法是保持地平面完整连续，用 via fence 做横向隔离而非纵向割裂。其二是隔间腔谐振：via fence、地平面和顶盖围出的金属腔本质是矩形谐振腔，尺寸落到几毫米时谐振频率正好落在毫米波频段，腔内噪声在谐振频点被放大十几分贝。设计签核时必须对封装做三维电磁仿真（HFSS、ADS Pro 等），把腔谐振频率扫出来，靠调整围栏间距、在腔内贴吸收材料或加一排阻尼过孔把谐振推出工作频段——仿真模型还要带上板级焊球和 PCB 顶层地，因为屏蔽结构在封装贴上主板之后才算真正闭合。
四、受控阻抗、匹配网络与 Q 值：射频封装的电学预算
屏蔽解决「不要互相害」，射频封装还要解决「信号自己走得好」。从 die 焊盘到板级天线的每一段路径—— Redistribution Layer、基板走线、过孔、焊球——都必须按受控阻抗设计：单端射频统一 50 Ω，差分对（如基带 IQ、数字互联）常见 100 Ω。实现形式多为接地共面波导（GCPW）：信号线两侧是地铜面、下方是地平面，三面接地让阻抗对加工偏差不敏感、场被约束在线周围、对外耦合小。阻抗失配产生反射，用回波损耗（RL）衡量，射频接口一般要求 RL ≤ -15 dB（驻波 VSWR ≤ 1.4）。
| 寄生项 | 量级（典型） | 后果 | 对策 |
|---|---|---|---|
| wirebond 电感 | 0.7～1 nH/mm，长键合线 1.5～2 nH | 失配、损耗、PA 效率下降 | flip-chip、缩短线长、多线并联 |
| 焊盘/凸点电容 | 50～200 fF | 高频接地效应、谐振偏移 | 反焊盘（anti-pad）掏空地铜 |
| 基板走线损耗 | 28 GHz 约 0.4～0.8 dB/cm | 链路预算直接扣减 | 低损耗介质、缩短馈线 |
| 过孔残桩（stub） | 几十～几百 μm | 谐振、RL 恶化 | back-drill 或盲埋孔 |
PA 输出端通常不是 50 Ω 最优，而是由 load-pull 测出兼顾线性度和效率的负载阻抗，封装内集成匹配网络（MN）把板级 50 Ω 变换过去；LNA 输入端要在噪声匹配与功率匹配之间折中。匹配网络由片上电容、基板 IPD（集成无源器件）电感和走线构成，其中电感的 Q 值是命门：Q 越高，匹配损耗越小、PA 效率和接收灵敏度越好。基板 IPD 电感 Q 在 2 GHz 约 30～60、28 GHz 因介质和金属损耗降到 15～30。封装寄生必须和片上电路联合仿真、联合匹配——先流片再把封装寄生当「意外」补匹配，是射频项目最常见的返工原因。开关电源这边同理：buck 的开关节点铜皮面积、输入回路电感要刻意做小，从源头降低 di/dt 辐射，而不是只靠屏蔽兜底。
介质材料的选择直接决定毫米波可行性。普通 FR-4 级板材在 28 GHz 损耗角正切（tanδ）高达 0.015～0.02，信号走几厘米就被吃掉大半；射频封装基板改用低损耗改性环氧、BT 升级料或陶瓷填充 PPE，tanδ 压到 0.003～0.008，高端 AiP 用液晶聚合物（LCP）甚至类玻纤软板，tanδ 可低至 0.002。代价是材料贵、加工窗口窄、与铜的热膨胀匹配更难。实际工程按链路预算反推：把 PA 输出、天线增益、自由空间路损、接收机噪声系数逐项列账，留给馈线和匹配网络的损耗额度通常只有 2～3 dB，介质、走线长度、转换次数都从这个额度里扣，而不是做完再看剩多少。
五、AiP 天线封装：馈线与周边环境的毫米波博弈
5G FR2 和毫米波雷达把天线直接做进封装，即 AiP（Antenna in Package，天线封装）：基板顶层或叠层内做贴片（patch）天线阵，die 通过 GCPW 和耦合缝馈电，封装外再罩塑料外壳。AiP 是寄生与环境最敏感的封装形态。
几个必须记住的毫米波数字：28 GHz（n257：26.5～29.5 GHz）自由空间波长约 10.7 mm，基板介质内 λg 约 4.5～5.5 mm，贴片边长约 λg/2、阵元间距取 λg/2 ≈ 2～2.5 mm——间距过大出栅瓣，过小耦合增强、扫描角受限。AiP 用阵列换增益：手机端 4×4 阵单面 EIRP（等效全向辐射功率）约 +20～+25 dBm，靠波束成形补偿路径损耗——28 GHz 自由空间路损比 3.5 GHz 高约 18 dB。
周边环境是 AiP 的最大变量：天线上方 1 mm 的玻璃/塑料外壳（εr 2.5～4）把谐振频率拉低 2%～5%，仿真必须带外壳模型；手指或手掌遮挡可造成 10～15 dB 失谐加吸收，所以手机在边框两面各布一组阵；电池、金属中框等导体进入近场会扭曲方向图，净空区（keep-out zone）是整机布局红线。封装内，馈线并行段的串扰、表面波沿介质表面横向传播、地平面不完整造成的背瓣，都靠上一节的 via fence 围住贴片四周来压制。AiP 的测试也无法只在传导口完成，必须在 OTA（空口）暗室里测 EIRP、EIS（等效各向同性灵敏度）和球形扫描覆盖，这是它与传统封装在验收方式上的本质区别。
OTA 验收还有两个工程细节。一是必须做球面上的扫描覆盖统计而非只看最大增益：手持姿态随机，3GPP 定义的是球面各角度 EIRP/EIS 的累计分布（如 CDF 50% 分位点），单方向波束再尖、若大部分角度扫不到也不合格，这反过来约束了阵列规模和多面包角布局。二是量产测试成本：毫米波暗室单站节拍以分钟计，产线上常用紧缩场（CATR）或近场平面扫描压缩测试时间，每台样机还得校准各移相器通道的幅度相位，封装翘曲和焊球偏差带来的通道失配会直接折算成 EIRP 良率。因此 AiP 的机械公差——基板 warpage、贴片对位、外壳贴合间隙——本质上都是射频指标，封装、结构、射频三方共用同一份公差预算。
这一篇在知识体系里的位置
本篇是封装系列的射频专题：多 die 如何在一个封装里共存，结构上读SiP 异构集成；芯片内的串扰机理与封装级 EMI 同源，对照信号完整性：串扰、毛刺与噪声；片上射频电路本身（PA/LNA/混频器的噪声与线性度预算）是理解封装匹配网络的前置知识；毫米波阵列的波束成形与路损则可延伸到通信与天线方向的文档。屏蔽镀膜依赖的 PVD 溅射工艺，与晶圆制造中的薄膜沉积技术一脉相承。
总结
电磁屏蔽 射频封装的核心是给同一封装内相差十几个数量级的信号划清边界：对外用溅射 conformal shielding 金属膜（3～10 μm、按集肤厚度设计）或高屏蔽效能的金属 lid 把辐射整体罩住，对内用基板接地过孔围栏 via fence（间距 ≤ λg/10～λg/20，毫米波下做到 0.3～0.5 mm）把 PA/LNA 与高速数字、DC-DC 隔进各自法拉第隔间，并靠密集接地焊球和贴身回流孔把系统接地做成低阻抗网络；射频链路则全程按 50 Ω 受控阻抗布线，把 wirebond 电感、凸点电容与过孔残桩纳入匹配网络和 Q 值的联合仿真；到了 AiP 毫米波封装，28 GHz 下 λg/2 约 2～2.5 mm 的阵元间距、阵列 EIRP、外壳与手的失谐效应都必须连同 via fence 与馈线一起做三维电磁和 OTA 验证——屏蔽、阻抗、环境三件事同时达标，射频前端才能在法规和运营商认证的 dB 指标下真正工作。