FPGA Block Design 入门
一句话回答
Block Design（Vivado 里叫 IP Integrator、Intel 里叫 Platform Designer/Qsys）是在图形画布里拖入处理器、AXI 外设、DMA、时钟复位等「块」，让工具自动连 AXI 总线、自动分配地址，校验通过后生成一层 HDL wrapper 再综合；搭带处理器的 SoC（如 Zynq）又快又不容易接错，代价是结构变成相对黑盒，自定义数据通路不如手写 RTL 直观。
一、能放什么
- Zynq 的处理系统 PS（固定块）、MicroBlaze/Nios 软核；
- AXI GPIO/UART/SPI/DMA/中断控制器等 IP；
- 时钟向导、复位处理器、互联（AXI Interconnect/ SmartConnect）；
- 你自己封装的 AXI IP。
二、典型流程
Create Block Design；- 拖入 PS/外设块；
Run Block Automation加必要互连； Run Connection Automation自动接 AXI、时钟、复位；- 工具自动分配地址（Address Editor 可见）；
Validate Design（检查连接/地址/时钟是否合法）；- 生成块 → 生成 HDL wrapper → 当顶层综合。
三、什么时候用
- 适合：以处理器为中心、大量标准 IP 和总线互连的控制系统；
- 不适合：纯数据流/高速定制算法、需要精细控制每一级流水线的设计，应手写 RTL，或把算法写成自定义 IP 挂进 block design。
常见坑
- 连线自动化漏接/接错时钟复位：仍要人工核对，validate 通过不代表语义对。
- 地址没分配/冲突：软件访问外设前确认 Address Editor。
- 时钟/复位域不一致：块跨域需要正确的时钟复位连接。
- 把黑盒当万能：自动连线隐藏了细节，出问题要看生成的 HDL 和 AXI 波形。
- 自定义 RTL 没做 AXI 接口：要先封装成带 AXI/AXIS 的 IP 才能挂总线。
- 不会版本管理 block design：bd 是复杂文件，结合工程和 tcl 管理，避免锁冲突。
总结
Block Design 用图形化块 + 自动 AXI 互连/地址分配快速搭处理器 SoC，validate 后生成 wrapper 综合；适合标准 IP 多的控制系统，定制数据流仍需手写 RTL 或封装 IP；自动化很方便但要核对时钟、复位、地址，别完全依赖黑盒。