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%Warning-MULTIDRIVEN: Signal has multiple drivers 排查：Verilator 多驱动告警速查 ​

更新时间：2026-10-26。FAQ 速查页，属于 EDA 报错排查系列。%Warning-MULTIDRIVEN: Signal has multiple drivers 是 Verilator 开 -Wall 后对「一根信号被多处驱动」的告警。它和 %Warning-UNDRIVEN 正好是两个极端——一个驱动源太多，一个驱动源为零；位宽不匹配类告警见 Verilator WIDTH 告警。

首屏答案：MULTIDRIVEN 的意思是同一根 reg（或 wire）在两个以上 always 块、两条以上 assign、或跨越多个模块被同时驱动。普通 CMOS 电路里一个物理网络只能有一个驱动者，两个驱动源同时输出不同电平就是总线竞争，综合器要么拒绝、要么拼出你意想不到的结构。三个高频场景按命中率排序：① 复制粘贴出两个 always 块都写同一信号；② 两个不同时钟域的 always 块写同一寄存器（这同时是 CDC 隐患）；③ 模块内部 assign 与子模块输出端口同时驱动一根线。修法永远是合并到单一驱动源——把多个写分支收进同一个 always 块里用 if/else 表达，而不是用 lint_off 把告警关掉。

本文要回答的问题 ​

  • %Warning-MULTIDRIVEN 报错串里两处位置指认分别是什么？
  • 多 always、多 assign、跨模块三种多驱动形态各长什么样？
  • 按什么顺序排查最快收敛到多余的驱动源？
  • 什么时候可以例外（三态总线），怎么修才算闭环？

一、报错原文与现象 ​

最小复现是一个典型的双时钟驱动错误：同一根输出 y 被两个不同时钟沿的 always 块各自驱动：

verilog
module n2_bad(input wire clk_a, input wire clk_b, input wire a, input wire b, output reg y);
  always @(posedge clk_a) y <= a;
  always @(posedge clk_b) y <= b;   // 同一信号被两个时钟域的 always 块驱动
endmodule

对这个文件跑 verilator --lint-only -Wall，真实告警如下：

Verilator 4.038 -Wall 实测：reg y 被两个时钟域的 always 块驱动

读这段输出抓三个字段：第一，主行 n2_bad.v:1:90 指向信号声明位置（第 1 行的 output reg y），告警文案 multiple driving blocks with different clocking 明确点出「多个驱动块、时钟还不同」；第二，Verilator 会连发两条 Location of ... driving block 补充行，分别钉在第 3 行和第 2 行的赋值语句上，并把源码行原样回显——两处驱动位置都给了，不用自己搜；第三，末尾 %Error: Exiting due to 1 warning(s) 表示 lint 模式下告警被提升为退出错误，CI 里这一条就会卡住构建。提示行里的 lint_off MULTIDRIVEN 是消音开关，第四节讲为什么不能随便用。

二、多驱动的三种典型形态 ​

MULTIDRIVEN 不是单一错误模式，而是「一个网络多个驱动者」这一结构性问题的三种写法。三种形态一张卡看全：

MULTIDRIVEN 三场景：都是一根信号多个驱动源

这张卡的读法是按「驱动语句出现在哪一层」归类：两个 always 是同一模块内的时序逻辑撞车，两条 assign 是同一模块内的组合逻辑撞车，跨模块是层次边界的所有权没划清。前两种 Verilator 直接报行号，第三种要注意告警指认的位置可能在父模块的连线上而不是子模块内部。三个场景共享同一条根因判断：这根信号的值应该由谁说了算？ 答案只能有一个。

三、排查流程 ​

拿到 MULTIDRIVEN 后的标准收敛路径如下，颜色按角色区分：红是告警入口与命中的根因，蓝是排查动作，橙是修复动作，绿是闭环复验，紫是防复发沉淀。

eda/ts-verilator-multidriven-MULTIDRIVEN.md D2 示意图

读这张图抓住一个分岔：告警本身已经把两处驱动位置都钉出来了，排查量不在「找」，而在「判」——判断两处驱动是一处笔误（改名改漏、复制粘贴残留），还是两处都想往这根信号里写值。前者删改多余那处即可；后者说明设计意图需要「条件写入」，那就必须把条件显式写进同一个驱动块里。不存在「保留两个驱动块还能修」的路径。

四、修复与验证 ​

本例属于「两处都想要」分支：y 要能在两个来源之间选择。正确写法是引入选择信号，把两个写分支收进单一时钟、单一 always 块：

verilog
module n2_fixed(input wire clk, input wire sel, input wire a, input wire b, output reg y);
  always @(posedge clk) y <= sel ? a : b;   // 合并到单一时钟域、单一驱动源
endmodule

对修复后的文件重跑同一条 lint 命令，输出干净、零告警：

exp-log
# command: verilator --lint-only -Wall /tmp/errlog-evidence-b4/src/n2_fixed.v
# date: 2026-10-26T01:45:53+08:00
# host-toolchain: Yosys 0.9 (git sha1 1979e0b) / Verilator 4.038 2020-07-11 rev v4.036-114-g0cd4a57ad / iverilog 11.0
---
---
# exit_code: 0

两点强调。第一，原写法里 clk_a 与 clk_b 是两个不同时钟，即使仿真能跑，综合后也不存在「被两个时钟沿共同写」的触发器，这同时是一个时钟域交叉（CDC）隐患——数据在两个时钟域之间无同步直穿，毛刺和亚稳态都会来。合并时顺带审视：这两个时钟本就该是同一个吗？第二，不要用 /* verilator lint_off MULTIDRIVEN */ 把告警圈掉当作修复——历史上唯一合法的多驱动场景是三态总线（inout 配 'z），而 FPGA 内部早已没有真实三态资源，综合器会把它转成多路选择器，多个驱动块拼出来的选择逻辑大概率不是你想的那个。告警该消的方式是让结构合法，不是让工具闭嘴。

五、预防清单 ​

  • 一根信号一处驱动：写代码时随手自查，任何 reg/wire 全工程只在一个 always 或一条 assign 里出现左值。
  • 复制粘贴后全文搜信号名：改时钟、改条件时先改信号名再粘，避免两块逻辑撞同一根线。
  • 跨模块连线画所有权：例化子模块时明确每个输出端口的唯一驱动身份，父模块不再对同一根线补 assign。
  • CI 固化 -Wall：Verilator 的 lint 告警提升为退出错误，让 MULTIDRIVEN 在提交阶段就拦下。
  • 多时钟写法先过 CDC 脑子：看到两个时钟写同一信号，先想同步与握手，再想怎么写代码。

实验环境 ​

  • 机器/系统：云主机 / Ubuntu 22.04
  • 工具版本：Verilator 4.038 2020-07-11 rev v4.036-114-g0cd4a57ad（同机另有 Yosys 0.9、iverilog 11.0）
  • 日期：2026-10-26
  • 完整命令：verilator --lint-only -Wall /tmp/errlog-evidence-b4/src/n2_bad.v（报错复现）；verilator --lint-only -Wall /tmp/errlog-evidence-b4/src/n2_fixed.v（修复后复验）

代码获取 ​

复现用源码（n2_bad.v 报错版、n2_fixed.v 修复版，及 n2a/n2b/n2c 三个典型场景小样）与 lint log 在公开仓 https://github.com/derekzhuo/geek-doc.cn/tree/main/experiments/ts-verilator-multidriven-MULTIDRIVEN。装好 Verilator 后跑 verilator --lint-only -Wall n2_bad.v 复现告警，再对 n2_fixed.v 跑同一命令验证修复。

这一篇在知识体系里的位置 ​

本篇是 EDA 报错排查系列中 Verilator lint 告警簇的一员：驱动源太多看本篇；驱动源为零看 %Warning-UNDRIVEN 排查；信号有驱动却没人读看 %Warning-UNUSEDSIGNAL 排查；表达式两侧位宽不符看 Verilator WIDTH 告警。开源工具链报错的总入口见 开源 EDA 报错排查导航，整个系列的目录在 EDA 报错排查系列。

一句话总结 ​

%Warning-MULTIDRIVEN: Signal has multiple drivers 就是同一根信号被两个以上驱动源驱动，Verilator 会把两处驱动行号都钉给你；按多 always、多 assign、跨模块三场景归类后，判断是笔误残留还是条件写入拆块——笔误删多余那处，条件写入合并进单一 always 用 if/else 表达；双时钟驱动同一寄存器的写法还叠加 CDC 隐患，更要合并到单一时钟域；修复后重跑 -Wall 零告警才算闭环，永远不要用 lint_off 消音代替修复。