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全数字 PLL：把慢晶振变成又快又稳的内部时钟 ​

更新时间：2026-09-12。本文是「集成电路大类 · 芯片设计」**进阶层（intermediate）**数字逻辑第五十八篇。外部晶振通常只有十几~几十 MHz（高精度但做不快），而内核、DDR、SerDes要几百 MHz~几 GHz。锁相环（PLL） 负责倍频并保持稳定。这一篇建立 PLL/ADPLL 的工作直觉，前置是环形振荡器与 VCO。

本文要回答的问题 ​

  • 一个慢参考时钟怎么倍频出快时钟？反馈环里那几块各干什么？
  • 「锁定」到底锁住了什么——频率相等还是相位对齐？
  • 为什么改变分频系数 N 就能改变输出频率？
  • 模拟 PLL 和全数字 PLL（ADPLL）差在哪，先进工艺为什么偏好数字？
  • 锁定时间、相位噪声/抖动、分数 N、展频分别是什么？

一、负反馈：让输出分频后和参考对齐 ​

bash
 fref ─►[PFD]──up/dn──►[电荷泵+环路滤波]──vc──►[VCO]──┬──► fout=N·fref
            ▲                                         │
            └──────── ÷N 反馈分频器 ◄─────────────────┘
  • 鉴频鉴相器 PFD：比较参考时钟和「输出经 ÷N 分频后的反馈时钟」的频率和相位，谁早到/频率高就产生 up/down 脉冲；
  • 电荷泵 + 环路滤波器：up 脉冲往滤波电容充电、dn 放电，把脉冲宽度变成平滑的控制电压 vc，滤波器决定环路带宽和稳定性（低通抑制参考抖动）；
  • VCO 压控振荡器：频率随 vc 变化（可用环形振荡器加可调延迟，或 LC 振荡追求低噪声）；
  • 反馈分频器 ÷N：输出除以 N 再送回比较。

负反馈不断调整 vc，直到分频后的反馈与参考不仅频率相等、相位差也恒定——这就是锁定（locked）。锁定时 fout/N = fref，即 fout = N·fref，实现整数倍频。

二、锁定过程与动态特性 ​

刚使能时 VCO 频率远离目标，PFD 主要检「频率差」快速牵引（frequency acquisition），接近后转为精细的相位对齐。这段 **lock time（锁定时间）**通常几十~几百微秒，期间输出时钟不稳定、不能给逻辑用——所以上电/复位序列必须等 PLL lock 指示有效后才释放复位、并经无毛刺切换从启动时钟切到 PLL 时钟。

环路滤波是「稳」与「快」的折中：环路带宽宽→锁定快、跟踪 VCO 漂移好，但参考杂散和输入抖动透传多；带宽窄→输出更干净（更好滤 VCO 高频噪声）但锁定慢。输出边沿的短期不稳用相位噪声/抖动衡量，是 SerDes、高速时序的关键指标。

三、整数 N 与分数 N ​

  • 整数 N PLL：N 只能取整数，输出频率是参考的整数倍，频率分辨率受 fref 限制（要更细就得降 fref，又伤带宽/杂散）；
  • 分数 N PLL（fractional-N）：分频系数在两个整数间高速抖动（如 19、20、19、20…），平均出 19.5 等小步进，现代常用 ΔΣ 调制器整形量化噪声，兼顾高参考频率（好相位噪声）和精细频率步进。DDS 技术也常被用来辅助分数分频。

四、ADPLL：把环路搬成数字 ​

传统 PLL 里 PFD/电荷泵/滤波器/VCO 都是模拟的，先进工艺下模拟器件面积不随工艺缩小、对漏电流和噪声敏感、难迁移。**全数字 PLL（ADPLL/Digital PLL）**用数字对应件替代：

  • TDC（时间-数字转换器）：量化参考沿与反馈沿的时间/相位差，替代模拟鉴相；
  • 数字环路滤波器（DLF）：一串加法器/寄存器做比例-积分（PI）控制，参数可编程、可校准；
  • DCO（数控振荡器）：用数字开关阵列微调环形振荡器的负载/延迟（LC DCO 用于低噪声），频率是数字码的函数。

ADPLL 用数字校准补偿 PVT、易测试、好移植、能和基带集成，是先进工艺多核 SoC 的主流；代价是 TDC/DCO 量化引入数字抖动，需要分辨率和 ΔΣ 噪声整形来压住。锁相的负反馈本质与模拟版完全相同，只是信号被数字化了。

五、时钟系统里 PLL 的位置与展频 ​

一颗 SoC 通常有几个 PLL 分别供内核、DDR、IO/SerDes，输出再经分频/无毛刺 mux送到各时钟域、由 CTS 平衡。两个工程附加项：

  • 展频时钟（SSC/Spread Spectrum）：让输出频率在很小范围内周期性地轻微调频，把集中在单一频点的电磁辐射能量摊宽、降低峰值 EMI（满足电磁兼容），代价是引入受控周期抖动，接收端须能容忍；
  • 上电纪律：POR 后先用环形/RC 时钟启动 → 配 PLL → 等 lock → 同步释放各域复位（见 RDC），顺序不能反。

与现有篇目的衔接 ​

总结 ​

一句话总结：PLL 用负反馈把 VCO 输出经 ÷N 分频后与参考时钟在鉴频鉴相器里比较，误差经电荷泵和环路滤波变成平滑控制电压去调 VCO，直到分频反馈与参考频率相等、相位差恒定即锁定，于是 fout=N·fref 实现倍频；锁定需要牵引时间（lock time），期间不能给逻辑用，所以上电要先用片上环形/RC 时钟启动、等 PLL lock 再同步释放复位并经无毛刺切换接入；环路带宽在锁定速度与输出相位噪声之间折中；整数 N 倍频分辨率受参考频率限制，分数 N 用分频系数高速抖动加 ΔΣ 噪声整形换细步进；ADPLL 用 TDC 量化相位差、数字 PI 滤波器、DCO 数控振荡替代全部模拟件，保留相同负反馈原理的同时获得易校准、可移植、好集成的优点，代价是量化抖动；实际系统用多个 PLL 分区供时钟，并常用展频降低 EMI，整体遵循「启动时钟→配 PLL→等 lock→无毛刺切换→分级释放复位」的时钟复位纪律。