极客工场

Appearance

共 2,151 字预计阅读约 7 分钟

Verilator CONTASSREG：reg 被连续赋值驱动的语言差异与修复 ​

更新时间：2026-10-30。FAQ 速查页，属于 EDA 报错排查系列。Verilator CONTASSREG 的核心不是驱动数量，而是声明类型与赋值方式不匹配：Verilog 的 reg 只能由过程赋值驱动，不能写在连续赋值 assign 的左侧。它与 Verilator CONTASSREG 之外的多驱动问题 不是同一类错误。

首屏答案：纯组合连线把 reg 改成 wire；SystemVerilog 变量可改用 logic，但文件必须按 SystemVerilog 编译；若信号确实要保留 Verilog reg，就把 assign q = a 移进 always @* 等过程块。不要只靠改扩展名或关闭 CONTASSREG 消音。

本文要回答的问题 ​

  • 完整 CONTASSREG 报错里的语言版本和信号位置怎么看？
  • 为什么 Verilog reg 不允许连续赋值，而 SystemVerilog logic 可以？
  • wire、logic、过程赋值三种修复分别适合什么代码？
  • 怎样用同一版本复跑，确认不是仅仅隐藏了诊断？

排查顺序是确认语言模式、找到左值声明、判断信号用途、选择类型或赋值方式，再复跑。关键分叉在第三步：组合连线和时序状态不能套同一个改法。

CONTASSREG：先分语言与用途，再改声明或赋值

这张图刻意把「判断用途」放在修改之前。看到 reg 就机械换成 logic 虽然可能通过 lint，却会掩盖工程语言标准没有统一的问题；保留 Verilog 的模块应优先选择符合 1364-2005 的改法。

一、完整报错：CONTASSREG 指向 assign 左值 ​

最小模块用内部信号 q 把输入 a 连到输出 y。q 被声明为 Verilog reg，却出现在连续赋值左侧，因此无需 testbench 就能在 lint 阶段复现。

verilog
module broken (
    input  wire a,
    output wire y
);
    reg q;

    assign q = a;
    assign y = q;
endmodule

执行 bash run.sh 后，Verilator 5.020 给出完整位置、语言条款和四次运行的退出码。显式指定 --language 1364-2005 很重要，它让实验讨论的语言边界固定下来。

Verilator 5.020：reg 连续赋值报错与三种修复

主诊断是 %Error-CONTASSREG，不是多驱动警告。broken.v:7:12 对准 assign q = a 的左值 q，后面的 Verilog only, legal in SV 已直接提示语言差异。本次 broken 退出码为 1；三个 fixed 均为 0，末尾 PASS 表示脚本逐项核对了这些预期。

二、版本：1364-2005 与 1800-2017 要分开谈 ​

实验使用 Debian 打包的 Verilator 5.020。1364-2005 对应 Verilog 2005，1800-2017 对应 SystemVerilog 2017；报错引用的 IEEE 1364-2005 6.1 是 Verilog 对连续赋值驱动线网的约束。不能拿 SystemVerilog 对变量的规则反证这条 Verilog 报错「误报」。

语言与声明连续赋值 assign q = a过程赋值 always @* q = a
Verilog reg q不允许，本例报 CONTASSREG允许，组合过程块用阻塞赋值
Verilog wire q允许，表示线网连接不允许把同一 wire 当过程变量写
SystemVerilog logic q允许单一连续赋值驱动变量也允许，但要避免与其他驱动源混用

logic 是 SystemVerilog 的变量数据类型，名字里有 logic 并不等于综合后一定是触发器。反之，Verilog reg 也不保证生成寄存器；它只说明过程赋值语义。文件扩展名是否触发哪种默认解析模式还可能受工具配置影响，所以复现与修复都应把 --language 写清楚。

三、根因：赋值语义错了，不是信号被驱动了两次 ​

CONTASSREG 展开可理解为 continuous assignment to reg，即「对 reg 连续赋值」。Verilog 中，wire 是线网，由 assign 持续驱动；reg 是变量，由 initial 或 always 等过程结构写入。即使 q 全模块只有这一处驱动，类型与赋值机制不匹配仍然成立。

eda/ts-verilator-warn-contassreg.md D2 示意图

红色是类型错误入口，蓝色用于定位，橙色是两条合法修复路径，绿色是复验。图中没有「再检查第二个驱动」这一层：若同时存在多个 assign 或多个过程块驱动，才需要继续按 MULTIDRIVEN 的方向分析，不能用多驱动思维替代本错误的类型判断。

四、排查：沿左值反查声明，再确认设计意图 ​

在报错位置之外，还要把同名声明、其他赋值和工程语言选项一起查出来。信号可能在头文件、宏生成代码或公共模块里声明，只盯当前一行容易改错对象。

bash
rg -n '\b(reg|wire|logic)\s+q\b|\bassign\s+q\b|\bq\s*=' .
rg -n '1364|1800|language|\.sv\b|\.v\b' Makefile '*.f'

第一条用于拼出 q 的完整驱动图，第二条用于确认构建是否混用 Verilog 与 SystemVerilog。拿到结果后按用途决策：

报错也经常直接落在 ANSI 风格的端口声明上，例如 output reg y 后紧跟 assign y = next_y。此时不必新增内部信号：Verilog 连续驱动端口应声明为 output wire y，SystemVerilog 可声明为 output logic y。如果 y 已在 always 块里赋值，则方向相反，应保留变量端口并删掉多余的连续赋值。修改端口类型不会改变端口方向或位宽，但仍要检查例化处是否误把同一信号接到其他驱动源。

代码意图推荐修复不该做的事
单纯组合连接Verilog 改 wire，SystemVerilog 可用 logic为消错额外引入时序块
组合过程逻辑保留 Verilog reg，改用 always @*同时保留原 assign
时钟状态使用合适的时序过程块把状态信号直接改成 wire
多语言混合工程固定各文件语言标准与编译选项把 .v 改名 .sv 当作唯一修复

-Wno-CONTASSREG 只能让诊断不再显示，不会改变原始代码违反所选语言规则的事实。若代码还要交给其他综合器或仿真器，全局消音会把可移植性问题留到下一套工具。

五、修复复跑：三种写法分别验证退出码 ​

纯连线场景直接把声明改为 wire q，其余逻辑不动。这最适合仍按 Verilog 2005 编译的模块：

diff
-    reg q;
+    wire q;
     assign q = a;

SystemVerilog 模块则可以使用 logic。本例 fixed_logic.sv 的输入、输出和内部变量都采用 logic，并以 --language 1800-2017 编译；这不是把 Verilog reg 换了个同义词，而是切换到了允许变量连续赋值的另一套语言规则。

systemverilog
logic q;
assign q = a;

若必须保留 Verilog reg，将组合赋值放进过程块，并使用阻塞赋值：

verilog
reg q;
always @* begin
    q = a;
end
assign y = q;

SystemVerilog 工程也可以把组合过程写成 always_comb，让工具检查敏感列表和驱动约束；但不要同时保留原来的 assign q = a。时钟逻辑则应使用 always_ff @(posedge clk ...) 等时序过程块，并按设计使用非阻塞赋值。这里验证的 always @* 只针对一级组合连接，不能把它当成所有 CONTASSREG 的通用替换模板。

三种修复的复跑输出如下。每个 fixed 都使用与其语言相符的显式模式，且没有 CONTASSREG 或其他告警。

exp-log
=== fixed-logic ===
$ verilator --lint-only -Wall --language 1800-2017 fixed_logic.sv
fixed-logic exit=0

=== fixed-wire ===
$ verilator --lint-only -Wall --language 1364-2005 fixed_wire.v
fixed-wire exit=0

=== fixed-proc ===
$ verilator --lint-only -Wall --language 1364-2005 fixed_proc.v
fixed-proc exit=0

PASS: CONTASSREG reproduced; all three fixes exited 0

最后检查改动没有新增驱动源，输出逻辑仍与原设计一致。若是时序 reg，应改成相应的时钟过程块并重新验证复位和时序行为，不能直接照搬这里的组合 always @*。

实验环境 ​

  • 机器/系统：Linux 容器环境（Docker 镜像 geek-eda:0.2）
  • 工具版本：Verilator 5.020 2024-01-01 rev (Debian 5.020-1)
  • 日期：2026-10-30
  • 完整命令：bash run.sh；脚本分别执行 verilator --lint-only -Wall --language 1364-2005 broken.v、verilator --lint-only -Wall --language 1800-2017 fixed_logic.sv、verilator --lint-only -Wall --language 1364-2005 fixed_wire.v 和 verilator --lint-only -Wall --language 1364-2005 fixed_proc.v，检查 broken 非零、三个 fixed 为零。

代码获取 ​

最小复现、三种修复与复跑脚本位于公开仓 https://github.com/derekzhuo/geek-doc.cn/tree/main/experiments/ts-verilator-warn-contassreg。进入目录执行 bash run.sh，即可复现 CONTASSREG 并验证全部修复。

这一篇在知识体系里的位置 ​

本篇解决赋值方式与变量类型不匹配。Verilator CONTASSREG 与 MULTIDRIVEN 的分界在于前者看声明和赋值语义，后者看是否存在冲突驱动；若修复类型后暴露组合环，再转到 Verilator CONTASSREG 后续的 UNOPTFLAT 排查。返回 EDA 报错排查系列 可继续按诊断码定位。

总结 ​

Verilator CONTASSREG 表示 Verilog reg 被连续赋值驱动，与驱动数量无关。先固定语言标准，再按信号用途选择修复：Verilog 纯连线改 wire，SystemVerilog 变量可用 logic，需要过程语义的 Verilog reg 则移入 always 块。不要用改扩展名或全局消音代替修改；以相同语言模式复跑、退出码为 0，才算真正解决 Verilator CONTASSREG。