Chiplet 与 UCIe：2.5D 先进封装、D2D 接口与 die-to-die 一致性
更新时间：2026-10-01。单 die 逼近光刻 reticle 极限与良率极限后，Chiplet UCIe 组合成为高性能芯片的主流路径：把一颗大芯片拆成多个小 die，用先进封装和标准化 die-to-die 接口重新拼起来。这一篇按标准篇深度，把「为什么拆、怎么封、用什么接口连、标准怎么分层、设计验证难在哪」完整走一遍。封装基础可回看 封装 SI/PI 与系统级设计，片上互连背景见 NoC 拓扑、QoS 与死锁。
本文要回答的问题
- 把一颗大 die 拆成 chiplet，良率和成本账到底是怎么算赢的？除了省钱还有什么理由？
- 2.5D 中介层、EMIB 桥接、CoWoS、3D 堆叠与混合键合，分别是什么物理形态？
- die-to-die 接口和板级 SerDes 的设计直觉差在哪，带宽密度、单位比特能耗、BER 怎么权衡？
- UCIe 标准分几层，支持哪些封装形态，上面能跑什么协议？和 PCIe、BoW 是什么关系？
- 多 die 系统的设计与验证新增了哪些难题，KGD 测试和跨 die 时序怎么收口？
一、为什么拆 chiplet：良率、成本与异构三笔账
先算良率。晶圆上缺陷是随机分布的，die 面积越大，踩到缺陷的概率越高，通常用负指数模型近似：良率 ≈ e^(-D×A)，D 是单位面积缺陷密度，A 是 die 面积。一颗 800 mm² 的 die 和四颗 200 mm² 的 chiplet，在同一条先进工艺线上的裸片良率差距是数量级的；chiplet 方案里只有四颗都好才成品，看起来更苛刻，但因为每颗良率高得多，加上坏 die 可在封装前剔除，系统级良率仍然显著占优。给一个直观的数字：缺陷密度取每平方厘米 0.1 个，800 mm²（合 8 cm²）的大 die 良率约为 e^-0.8 ≈ 0.45，一半以上要报废；200 mm²（合 2 cm²）的小 die 良率约为 e^-0.2 ≈ 0.82，四颗全好的粗算概率约 0.45，再叠加封装前的坏芯剔除和冗余拼装，实际成品率还能进一步抬升。
第二笔是成本。先进工艺（5nm/3nm 及以下）的晶圆价格持续上涨，但并不是所有电路都需要最先进工艺：计算 die 用 3nm，而 I/O die、PHY、大量缓存用成熟的 7nm/6nm 甚至 12nm，单位成本和模拟/RF 性能反而更好。把整片都塞进最先进节点，等于让 SerDes、PLL 这些电路为用不上的密度付最贵的钱。第三笔是复用与节奏：同一颗 compute tile 可以在不同 SKU 里像乐高一样拼装，出新品的周期从「重新流一颗大片」变成「重新组合 + 重新封装」，NRE 与风险的摊薄方式可参考 MPW 流片与 NRE 成本模型。
| 驱动力 | 单 die SoC | chiplet 方案 |
|---|---|---|
| die 面积与裸片良率 | 面积大、良率低，整片报废 | 小 die 良率高，坏芯封装前剔除 |
| 工艺选择 | 全片绑定一个节点 | 计算/存储/I/O 各选最合适节点 |
| 设计 NRE | 每次新品全片重流 | tile 复用，只重流变化部分 |
| SKU 灵活性 | 面积连续放大受 reticle 限制 | 拼 2 颗、4 颗、8 颗形成阶梯产品 |
| 代价 | 片内互连便宜、时序单一 | 封装成本、D2D 接口、跨 die 验证 |
这张图是全篇的起点：chiplet 不是为拆而拆，而是把「单 die 上做不到或做不起」的四件事——绕开 reticle 面积墙、提升系统良率、混合工艺节点、tile 级复用——交给封装侧解决。代价也随之转移：原本片内几毫米的走线，变成跨 die 的封装信道，这正是后面所有接口与验证问题的根源。
二、2.5D 与 3D：中介层、桥接与混合键合
chiplet 物理上怎么拼，主流有三种形态。2.5D 是把多颗 die 并排放置在一块硅中介层（silicon interposer）上，die 之间通过中介层内的细间距走线互连，中介层本身用成熟工艺制造、带 TSV（Through-Silicon Via，硅通孔）连到下方有机基板。HBM 与 GPU 并排坐在中介层上的 CoWoS（Chip-on-Wafer-on-Substrate）就是这一形态的代表，带宽高但中介层尺寸受晶圆限制、成本高。
第二种是桥接方案，以 EMIB（Embedded Multi-die Interconnect Bridge）为代表：不在整片下放硅中介层，而是只在相邻两颗 die 的连接处嵌一小块硅桥，基板其余部分仍是便宜的有机材料，用局部高密度换取整体低成本。第三种是 3D 堆叠：die 上下叠放，用 TSV 和微凸点或混合键合（hybrid bonding，铜-铜直接键合，间距可到微米级）垂直互连，走线最短、密度最高，但散热和热膨胀应力最难处理，其物理细节见 3D-IC、TSV 与热设计。
三种形态不是简单的替代关系，选型取决于带宽需求、die 数量、成本和散热预算。HBM 自身是 3D 堆叠（多层 DRAM 用 TSV 穿起来），但 HBM 与逻辑 die 之间通常又是 2.5D 并排——一颗真实的高端加速器往往是 2.5D 与 3D 的组合体。
| 维度 | CoWoS 硅中介层 | EMIB 桥接 | 3D 混合键合 |
|---|---|---|---|
| die 间走线载体 | 整片硅中介层 | 局部硅桥 | 上层 die 正下方 |
| 互连密度 | 高 | 中高（桥区内高） | 极高 |
| 典型距离 | 数毫米并排 | 相邻 die 边缘 | 微米级垂直 |
| 成本结构 | 中介层最贵 | 大部分用便宜基板 | 键合工艺与良率 |
| 主要约束 | 中介层尺寸、供给 | 基板叠层与桥对位 | 散热、热应力、测试 |
| 典型搭档 | GPU + 多颗 HBM | CPU + 多颗计算 tile | SRAM-on-logic、HBM 内部 |
扇出型晶圆级封装与玻璃基板等新形态也在进入这一空间，分别见 扇出型晶圆级封装 与 玻璃基板封装。
三、die-to-die 接口：在毫米级信道上算能效账
跨 die 接口（D2D，die-to-die）不能套用板级 SerDes 的直觉。PCIe SerDes 面对的是十几英寸、高损耗、强反射的信道，需要复杂均衡、时钟恢复和大发送幅度；D2D 信道是封装内毫米级、低损耗、高度受控的短线，设计目标反过来：用尽量简单的电路、尽量低的单位比特能耗（pJ/bit），堆出尽可能高的带宽密度（Tbps/mm 或 GB/s/mm）。
具体指标有三个。其一是带宽密度：受封装凸点间距限制，每毫米边缘能放多少个 IO，决定单颗 die 能对外吐出多少带宽，UCIe 先进封装形态下每毫米每方向可达数十 GB/s 量级。其二是能效：D2D 通常要求 0.5–2 pJ/bit，比长距 SerDes 低一个数量级，因为系统里 D2D 流量极大，能耗差 1 pJ/bit，按 Tbps 带宽换算就是瓦级差别。其三是 BER（Bit Error Rate，误码率）：接口运行在极低电压裕量上，原始 BER 远高于板级接口，UCIe 明确把链路设计为允许误码并靠 CRC + 重传（retry）把残余 BER 压到 10^-27 量级，而不是指望物理层一根线都不错。
| 指标 | 板级 SerDes（如 PCIe） | 封装内 D2D（UCIe 先进封装） |
|---|---|---|
| 信道长度 | 数十厘米，过连接器/过孔 | 毫米级，受控封装走线 |
| 每比特能耗 | 十几 pJ/bit | 约 0.5–2 pJ/bit |
| 带宽密度 | 受连接器/封装球限制 | 每毫米边缘数十 GB/s |
| 时钟方式 | CDR 独立时钟恢复 | 前向时钟（forward clock），电路简单 |
| 原始 BER 策略 | 极低误码、少量纠错 | 接受误码，CRC + 重传兜底 |
| 设计重心 | 均衡、信道建模 | 凸点密度、能效、与封装协同 |
这张链路图点出了 D2D 与 SerDes 的本质分工：物理层用「够用就好」的低摆幅电路换能效，正确性上移到链路层。这也解释了为什么 D2D PHY 必须和封装联合设计——凸点排布、ESD 结构、走线阻抗都在挤同一圈边缘资源，物理接口的细节进一步见 HBM 存储接口与物理实现。
四、UCIe 标准：分层、封装形态与协议承载
各家自研 D2D 接口互不兼容，是 chiplet 生态最大的摩擦点。UCIe（Universal Chiplet Interconnect Express）由 Intel 2022 年发起、现为联盟标准，目标就是让不同厂商的 chiplet 可互操作。协议栈分三层：最底层 PHY 负责电气、时钟、链路训练；中间 Die-to-Die 适配层（D2D Adapter）负责链路状态、CRC/重传、多 lane 复用与仲裁；上层协议层可选承载 PCIe、CXL、AXI/CHI 流以及用户自定义的 streaming 协议。
UCIe 定义了两档封装形态：标准封装（standard package）走有机基板，凸点间距宽、成本低，带宽密度约为先进封装的几分之一；先进封装（advanced package）面向中介层、桥和高密度扇出，跑满密度。同一协议栈在两种 PHY 参数上工作，这让「先在标准封装上做生态拼合、在关键链路用先进封装榨带宽」成为可行策略。协议层的灵活性同样关键：跑 PCIe/CXL 时软件模型与服务器生态无缝衔接；跑 CHI 时可以把多颗 die 做成缓存一致的整体（见 RISC-V SoC 集成 对一致性互连的讨论）；跑 streaming 时则把接口当作裸管道传自定义数据面。
| 维度 | UCIe | PCIe（封装外） | BoW（Bunch of Wires） |
|---|---|---|---|
| 定位 | 封装内 D2D 开放标准 | 板级/插槽互连 | OCP 早期 D2D 规范 |
| 典型能效 | 约 0.5–2 pJ/bit | 十几 pJ/bit | 低（并行短线） |
| 协议承载 | PCIe/CXL/CHI/streaming | PCIe/CXL | 简单流式为主 |
| 生态方向 | 多厂商互操作主标准 | 成熟板级生态 | 已基本被 UCIe 收编 |
| 一致性 | 经 CXL/CHI 支持 | CXL | 弱 |
五、D2D IP、KGD 与跨 die 设计验证挑战
标准化之后，D2D IP 本身成了可采购的模块：PHY 与适配层以硬 IP 形式绑定特定封装和工艺，采购决策与风险可参考 IP 选型：自研还是采购。但买来 IP 不等于系统问题消失，多 die 工程新增的难题集中在四处。
第一是 KGD（Known Good Die，已知良芯）。单 die 时代坏片在封装后测一次即可；chiplet 时代一颗坏芯会连累同封装内其他好芯和昂贵的封装成本，因此必须在 bare die 上做接近封装级覆盖率的测试，但裸 die 又不便全速测试，测试应力与覆盖率的平衡是专门的工程问题。第二是封装协同设计：凸点排布、信号完整性、电源分配要在芯片团队和封装团队之间共同收敛，传统「芯片设计完再画封装」的串行流程不再可行。第三是跨 die 时序与协议一致性：接口两侧可能来自不同厂商、用不同版本 IP，UCIe compliance（一致性认证）测试和跨 die 的端到端协议验证比片内模块联调复杂得多。第四是热与机械：多 die 热源集中、不同材料热膨胀系数不同，2.5D/3D 下的热点和焊点疲劳直接限制可拼装的密度，热设计方法见 热感知设计。完整的多 die 流片实战可参考 多 die 流片高级案例。
生态层面，UCIe 把接口标准化，却没有标准化 chiplet 的商业模式：die 尺寸、边缘预算、测试接口、封装供应链仍需逐案协商。真正的门槛正在从「能不能做出 D2D PHY」转向「能不能在多供应商、多节点、多封装厂之间把良率与责任边界跑顺」。
六、常见坑
- 拿板级 SerDes 的指标套 D2D：追求极低原始 BER 和复杂均衡，把能效和面积优势全赔掉。
- 芯片团队与封装团队串行交接：凸点图、电源、时钟三方各自为政，最后在 die 边缘预算上爆雷。
- KGD 策略含糊：封装前测不足，坏芯连累整封装；或过度测试，裸 die 应力损伤反降良率。
- 只验自家 IP 不验互操作：两侧 UCIe 版本、lane 翻转、协议配置不一致，拼封后才发现链路不起来。
- 忽视热与应力：按电性能决定堆叠密度，上线后热点集中或热膨胀导致焊点失效。
- 把 chiplet 当作万能方案：die 间带宽需求不高、工艺混用收益不明显时，封装溢价会吞掉良率节省。
这一篇在知识体系里的位置
- 向下深入：3D-IC、TSV 与热设计 讲垂直堆叠物理，HBM 存储接口与物理实现 讲 3D 内存与 D2D 接口细节。
- 横向对比：高速 SerDes 与 PCIe PHY 提供板级互连视角，NoC 拓扑、QoS 与死锁 讲 die 内部互连。
- 工程与成本：多 die 流片高级案例、IP 选型：自研还是采购、MPW 流片与 NRE 成本模型 给出落地视角。
总结
Chiplet 用「小 die 良率 + 异构工艺 + tile 复用」三笔账绕开单 die 的面积与成本墙，把难题转移到封装和 D2D 接口：2.5D 用硅中介层或 EMIB 桥做高密度并排互连、3D 用 TSV 与混合键合做垂直堆叠，UCIe 以 PHY、适配层、多协议三层栈和两档封装形态统一了 die-to-die 互操作，用低摆幅电路换能效、用 CRC 重传保证残余 BER——而真正的决胜点在 KGD 测试、封装协同设计、跨 die 一致性验证与多供应商生态的跑通。