FPGA 入门 41：开发板外设地图——从原理图到 XDC
更新时间：2026-09-12。本文是
fpga/入门层第 43 篇。相关：XDC 管脚与时序、XDC 约束入门、时钟与复位、供电与散热、上板调试。
本文要回答的问题
- 一份开发板资料包通常包含原理图、用户手册、约束文件、机械图、物料清单，它们各自回答什么问题、冲突时以谁为准？
- 怎么真正读懂原理图：电源树、网络标号、跨页连接、BGA 封装的引脚名、0 欧电阻/跳线/焊桥这些「图上的软件配置项」如何改变实际连接？
- I/O Bank 的供电、VREF、HP 与 HR Bank、支持的电平标准清单怎么查？为什么同一个管脚在不同板卡上能力不同？
- LED、按键、拨码、数码管、蜂鸣器、旋转编码器这类人机器件有哪些典型电路拓扑，各自的默认电平、限流、消抖责任在谁？
- 时钟树从晶振到 FPGA 引脚的完整路径上有哪些器件（振荡器、缓冲、零延迟缓冲、晶振使能），多路时钟怎么选？
- UART/SPI/I2C/CAN/USB/以太网/HDMI/VGA/MIPI/摄像头等接口在板级分别需要关注什么（收发交叉、电平转换、差分对、参考时钟、配置通道）？
- PMOD、Arduino 盾板、FMC、SYZYGY 这些扩展口的管脚规划有什么约定？核心板加底板的架构下哪些外设属于核心板、哪些在底板？
读完本文，你拿到任何一块新开发板，应当能在两小时内产出一张完整的外设地图、一份可直接综合的 XDC 骨架，并标出至少五个需要硬件确认的风险点。
一、三份必备资料
| 资料 | 作用 | 优先级 |
|---|---|---|
| 板厂管脚约束（.xdc/.qsf） | LED/按键/时钟/串口等现成约束 | ★ 最高，直接用 |
| 用户手册 / 引脚分配表 | 引脚、电平、有效电平、跳线说明 | ★ 高 |
| 原理图（schematic） | 核对网络、bank、电压、连接关系 | 权威依据 |
能用板厂
.xdc就不要自己猜引脚；读原理图是为了核对和补齐“有效电平、电压域、收发方向”。
二、读原理图的步骤
1. 找到外设（LED/按键/晶振/USB-UART/Flash/HDMI/VGA/排针）
2. 读它连到 FPGA 的网络名（net label，如 SYS_CLK / LED0 / UART_RXD）
3. 在 FPGA 芯片符号上沿同名网络找到引脚号（如 R4、AB7）
4. 确认该引脚所在 I/O bank 及其 VCCO 电压（3.3V/1.8V…）
5. 确认有效电平、方向、上下拉、是否专用引脚
6. 登记进外设地图 -> 写 XDC三、外设地图模板
| 功能 | 网络名 | 引脚 | bank | VCCO | IOSTANDARD | 方向 | 有效电平/备注 |
|---|---|---|---|---|---|---|---|
| 系统时钟 | SYS_CLK | R4 | 34 | 3.3V | LVCMOS33 | in | 50 MHz，单端 |
| 心跳 LED | LED0 | A1 | 34 | 3.3V | LVCMOS33 | out | 低有效（灌电流点亮） |
| 按键 0 | KEY0 | B2 | 34 | 3.3V | LVCMOS33 | in | 按下为低，带上拉，需消抖 |
| 串口收 | UART_RXD | C3 | 34 | 3.3V | LVCMOS33 | in(FPGA) | 接桥芯片 TXD |
| 串口发 | UART_TXD | D4 | 34 | 3.3V | LVCMOS33 | out | 接桥芯片 RXD，交叉 |
| 复位 | RST_N | E5 | 34 | 3.3V | LVCMOS33 | in | 低有效复位 |
对应 XDC：
set_property PACKAGE_PIN R4 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
create_clock -name sys_clk -period 20.000 [get_ports clk]
set_property PACKAGE_PIN A1 [get_ports led]
set_property IOSTANDARD LVCMOS33 [get_ports led]四、常见外设的读图要点
- LED：高有效还是灌电流低有效——很多板子拉低才亮，代码要反相。
- 按键：按下接地（低有效）居多，查上下拉决定空闲电平，记得消抖（入门 23）。
- 晶振：单端/差分（差分用
IBUFDS）、确切频率（决定分频和波特率）、是否在时钟 capable（MRCC/SRCC）引脚。 - USB 转串口：FPGA 的 TX 接桥的 RX、FPGA 的 RX 接桥的 TX，交叉；3.3V TTL 而非 RS232 电平。
- 数码管：共阳/共阴、段选与位选、动态扫描（入门 24）。
- Flash/HDMI/VGA/摄像头/以太网/PMOD/Arduino 口：数据、时钟、同步信号逐脚登记，差分对成对使用。
五、bank 与 VCCO 的坑
[ ] 外设电压 = 该 bank 的 VCCO = XDC 的 IOSTANDARD，三者一致
[ ] 不要把 3.3V 信号配到 1.8V bank
[ ] 同一 bank 不混用互不兼容的电平标准
[ ] LVDS/DDR 等用指定 bank、必要 VREF，差分对成对
[ ] 配置引脚、非普通 IO 不当 GPIO 乱用六、资料包怎么读：建立信息的优先级
一块正经开发板的资料包通常有五类文件，它们的权威性和用途不同，要分层使用。**原理图（PDF 或 Cadence 工程）**是物理事实的最终来源，回答「这根线到底连到了哪里」，遇到一切矛盾以它为准；用户手册讲器件用法、跳线、启动模式，有时含快速上手脚本，但转写过程可能出错；**管脚约束（XDC/QSF）**是可以直接用的工程资产，但版本可能滞后于板卡修订；物料清单（BOM）和装配图告诉你某颗芯片是否实贴、电阻是否按某个选项焊接（很多板子靠「不焊 R34」选择功能）；参考例程展示官方推荐配置，是确认电平、时钟频率、接口模式的旁证。
资料冲突时的判定顺序：实物（万用表、读丝印）大于原理图新版本，大于手册，大于例程，大于论坛帖子。新手常犯的错误是照着旧版例程的管脚写约束，而板子已经改版；养成看资料包版本号、对照板卡丝印修订号的习惯。读原理图时先花二十分钟通读全图而不是直奔 LED：先看电源树（哪颗芯片产生哪路电压、给谁供电），再看 FPGA 周边（晶振、配置、JTAG、复位），最后看外设，这样后面定位任何问题都有全局背景。
七、原理图语言：网络、跨页、0 欧和焊桥
FPGA 板卡原理图常用 BGA 封装，芯片符号被拆成多个方块画在不同页上，靠**网络标号（net label）**连接：同一个名字的网络在电气上相连，哪怕它们在图上相隔十页。读信号走向时，看到网络名就去全图搜索同名标号，而不是试图沿线肉眼追踪。电源网络常靠全局电源符号连接。跨页连接器用页码和区号索引。
板上还有一批「用焊料写的软件开关」必须认识：
- 0 欧电阻/磁珠：用于把一条网络「可选地」连上。料位在但没焊，电路就是断的；料位焊了磁珠，可能是想隔高频噪声。读信号通不通要看 BOM 装配选项。
- 跳线帽/排针选择：如时钟源选择（板载晶振或外部 SMA）、JTAG 链归属、Bank 电压选择。
- 焊桥（solder bridge）：相邻两个焊盘可选短接，常用来选择 I2C 地址、启动配置、Boot 模式。
- 上下拉阵列：未使用的配置脚、模式脚靠电阻决定默认态，原理图上标注的阻值和位置直接影响上电行为。
- 串联电阻/电平转换：高速信号串 22~33 欧做端接，跨电压域用 TXS/TXS0108 之类双向转换芯片，FPGA 管脚看到的电平是转换后的电压域。
把这些「图上的条件项」逐个在外设地图的备注栏标注，你对板卡行为的预测能力会立刻提高一个档次。
八、I/O Bank 深入：电压、类型与管脚能力
入门只需知道「VCCO 决定电平」，做真实项目还要理解几层细节。现代 Xilinx FPGA 分 HP（High Performance） Bank 和 HR（High Range）Bank：HP 支持较低电压（最高 1.8V 常见）、强调高速，支持 DCI 片内端接；HR 支持宽电压（到 3.3V）、便于直接连传统外设。把 3.3V 的 LED 阵列接到 HP Bank，不是约束写错就是物理上做不到。Intel 器件类似，有 GPIO/LVDS 分 Bank 规则。
Bank 内所有管脚共享 VCCO，因此电平标准的 Vcco 必须一致或兼容（同为 3.3V 家族的 LVCMOS33/LVTTL33 可共存，3.3V 和 1.8V 不能同 Bank 混用，除非该电平标准本身支持混合，要看 SelectIO 手册）。某些标准（伪开漏、HSTL、SSTL、POD）还需要 VREF 参考电压，早期器件用专用 VREF 脚，新器件可把普通管脚配成内部 VREF 节点，但一个 Bank 内 VREF 只能取一个值，这会限制管脚分配。差分对要求 P/N 相邻且在支持差分的管脚上，封装引脚表会标记哪两个脚是一对（如 IO_L1P_T0 与 IO_L1N_T0），不能任意配对。
管脚能力还有「多功能复用」维度：同一脚可能是普通 IO、时钟 capable、配置脚、Vref、模拟输入（XADC）、DDR 存储字节组的一部分。配置脚（D0~D3、FCS、CCLK）在配置完成后部分可重用为普通 IO，但启动阶段不可控，挂在上面的外设必须接受配置期高阻；MRCC/SRCC 时钟脚能直接进 BUFIO/BUFG 时钟结构，普通脚接时钟要经通用布线，质量差。做管脚规划时，正确顺序是：先列每个信号的电气要求（电平、差分、频率、方向、Vref），再按 Bank 电压分组，再避开专用脚，最后才填具体引脚号。
九、人机器件与指示器件的典型拓扑
LED 有两种主流驱动法：高侧开关（FPGA 输出高、经电阻到 LED 到地，高有效）和低侧开关（LED 经电阻接电源、FPGA 拉低点亮，低有效）。低有效更常见，因为 FPGA 灌电流能力通常强于拉电流，且多颗 LED 共阳布线方便。RGB LED 可能三颗灯珠共阳或共阴，三个管脚分别控色。电流计算按「电源压差减 LED 导通压降除以限流电阻」，典型 2~8mA；配 FPGA 驱动强度时不必开到最大 16mA，默认 8mA 足够还能减 EMI。
按键/拨码/轻触开关的默认电平完全取决于上下拉：一端接地加内部/外部上拉是低有效；一端接电源加下拉是高有效。旋转编码器输出两相正交脉冲加按键，同样要查上下拉。蜂鸣器分有源（给电就响）和无源（要 PWM 驱动），有源常经三极管驱动，FPGA 不能直接灌蜂鸣器电流。数码管的共阳/共阴决定段电平极性，动态扫描还涉及位选三极管（见 数码管与 LED 阵列）。按键消抖是 FPGA 逻辑责任（见 按键消抖），硬件 RC 滤波只起辅助作用。
一个值得养成的习惯：每登记一个人机器件，就在地图上写三件事——空闲态电平、动作态电平、动作后需不需要软件处理（消抖/单脉冲/长按）。这三列写完，接口逻辑的一半已经设计完了。
十、时钟路径：从晶振一路追到 BUFG
系统时钟在板上的旅程常常不是「晶振一根线进 FPGA」这么简单。常见结构：单端 CMOS 振荡器（3.3V 或 2.5V 供电、使能脚、输出进 FPGA 时钟 capable 脚、内部接 IBUF+BUFG）；差分振荡器（LVDS/LVPECL 电平时钟输出 P/N 对，进 IBUFDS）；多时钟选择（板载晶振和外部 SMA/以太网 recovered clock 通过零延迟缓冲或多路器选择，选谁由 FPGA 控制的跳线或 IO 决定）；音频/视频等特殊时钟来自专用芯片。以太网 PHY、PCIe、DDR、SerDes 还有各自的参考时钟要求（频率、抖动预算、来源）。
读时钟部分原理图要记录：频率精确值（不是「大概 50M」，是 50.000 还是 49.152、125.000，通信时钟常是「奇怪」的频率因为要整除波特率或线速）；精度（ppm 数，决定 UART 能跑多高波特、音频会不会漂）；温度稳定度；电平标准；使能和复位；是否经过缓冲；进的是哪个时钟脚、属于哪个区域（决定能驱动哪个区域时钟树）。这些信息直接决定 create_clock 怎么写、PLL 参数能不能配出来（见 PLL/MMCM 与 XDC 管脚与时序）。
十一、通信接口的板级要点
- UART（TTL 串口）：板上多经 USB 桥（CP2102/CH340/FT2232）到 PC。要点是 FPGA_TX 接桥_RX、反之亦然；桥还可能提供两个通道（一个 UART、一个 JTAG 或 SPI），看原理图别认错；电平是桥的 VCCIO 决定的 TTL 电平，不是 RS232 正负电压（见 UART 回环）。
- SPI：一主多从靠独立 CS，模式（CPOL/CPHA）由从芯片手册定；QSPI Flash 在配置后引脚可被用户逻辑复用（见 比特流固化）；SPI ADC 还要关注模拟供电和参考电压（见 SPI ADC）。
- I2C：开漏必须有外部上拉电阻，地址由硬件引脚决定；板上常有多个器件挂同一总线，地址表要列全，FPGA 实现要模拟开漏。
- 以太网：RGMII 走四比特 DDR，要求时钟延迟模式（板上延迟或 PHY 内部延迟）必须和 FPGA 配置一致；MDIO/MDC 是管理通道；PHY 地址和复位时序来自上下拉和复位芯片。
- HDMI/VGA/DVI：VGA 是简单电阻网络 DAC，三路基色加行场同步；HDMI/DVI 是三组 TMDS 差分对加时钟，直接接 FPGA 需要并串转换原语和 5 倍串行时钟（见 VGA 显示入门）。
- MIPI/LVDS 摄像头：差分时钟加多组差分数据，电平可能是子 LVDS 或 MIPI D-PHY，后者 FPGA 直接支持有限，常经解串桥芯片。
- USB：除 USB-JTAG 桥外，真 USB 通信通常靠 USB-CDC/ULPI/FT60x 类接口芯片，FPGA 不直接讲 USB 协议。
- CAN/RS485：差分经收发器，方向脚由 FPGA 控制，总线端接 120 欧。
十二、扩展口与核心板/底板架构
PMOD 是 Digilent 提出的 6/12 针小接口，每针 3.3V LVCMOS，约定引脚排列和方向，适合小模块；Arduino 兼容排针给盾板用，电压可能是 3.3V 或 5V，5V 板子要注意电平兼容；**FMC（FPGA Mezzanine Card）**是高端板用的高 pin 数连接器，支持大量差分对和时钟，管脚分配需符合 Vadj 电压；SYZYGY 介于 PMOD 和 FMC 之间，带智能电压协商。读这些接口时，关注连接器引脚表中哪些是普通 IO、哪些配对为差分、是否有指定时钟脚、接口电压由谁供电（PMOD 由主板供，FMC 的 Vadj 可调）。
核心板加底板（SOM/Carrier）架构里，FPGA、DDR、Flash、电源往往在核心板上，外设和连接器在底板上，中间经板对板连接器。建立地图时要分清：有些信号在核心板内部就被用掉了（DDR 一整组引脚用户不可见），连接器上的引脚才是可用资源；还要注意连接器引入的延迟和串扰，高速接口一般直接走连接器的专用对。把核心板手册中的「可用 IO 表」和底板原理图叠加，才能得到真实可用的管脚全集。
十三、从地图到工程：交付物与验证
外设地图不应只是一张表，建议产出四份相互一致的文件：①CSV/Markdown 信号总表（信号名、引脚、Bank、电压、标准、方向、有效电平、功能备注、来源页码）；②可直接 source 的 XDC（管脚、电平、主时钟、注释引用原理图页码）；③bring-up 自测 RTL（逐组点灯、按键、UART 发版本号、各时钟 locked 指示），对应 上板调试思路 的信任链；④风险点清单（电压混用风险、配置脚重用、时钟 capable 不足、未焊接选项、扩展口供电能力）。
验证顺序：静态检查（XDC 与表格 diff、工具 DRC 全过）→ 官方例程在同板上跑通 → 自测 RTL 逐项点亮 → 业务工程集成。每一块新板都走完这套流程，第一次 bring-up 的时间会从天级降到小时级。最后强调一次：地图是板卡的函数，不是芯片的函数。同型号 FPGA 在两块板上的正确约束可以完全不同，任何「例程里这么写所以我也这么写」的偷懒，最终都会在某个深夜以「为什么这个灯不亮」的形式还回来。最后给一个上手的时间盒建议：拿到新板的第一天不要碰业务逻辑，上午通读资料包和电源树，下午填外设地图和 XDC 骨架，晚上用官方例程逐组点亮 LED、按键、串口和时钟指示。这一天的投入会在整个项目里以十倍以上回报——后面所有「是板子问题还是我的逻辑问题」的争论，都能用第一天建立的基准工程一锤定音。板级知识积累到一定程度，你会发现原理图不再是天书，而读原理图的能力正是纯软件背景的 FPGA 工程师最需要补的一块拼图：它让你的设计从「代码能仿真」走到「系统能工作」。再给一个文档维护建议：外设地图不要做完一次就锁进抽屉。板卡改版（哪怕只是换了颗上拉电阻）、调试中发现某根线实际焊接选项不同、固件里给某引脚复用了新功能，都要在当天更新地图和 XDC 注释。很多产线事故的根因不是技术难，而是文档停在三个月前的状态、新工程师按旧地图接线。把地图当活文档维护，和把 RTL 纳入版本管理一样，是工程成熟度的标志。最后给一个具体的上手任务：选你手上的开发板，不看厂商现成 XDC，仅凭原理图和用户手册从零填一份外设地图和约束，再用官方例程逐项验证你填错了什么。这个练习大约半天到一天，但它会强迫你把网络名、Bank、电压、有效电平、专用脚这五件事全部真正走一遍，做完之后读任何板卡文档都会顺畅得多，这是从「会用开发板」到「看得懂硬件」的关键一跃。再给一个读原理图的小技巧：第一遍不要试图记住所有网络，只追三类信号——时钟从哪里来到哪里去、电源从哪个芯片出到哪个 Bank、配置和 JTAG 怎么走。这三条主线占了 bring-up 八成的问题来源，看懂它们，整图的骨架就立住了；其余外设信号都是挂在骨架上的叶子，需要时再追。很多人读不进原理图，是因为一上来就试图逐页逐网络地看，迷失在细节里。最后给一个工程协作建议：外设地图建立后，主动拿它和硬件工程师对一遍——十分钟的对话往往能发现自己漏掉的焊桥、版本差异和「预留但没连」的信号。这种跨角色确认不是示弱，而是成熟硬件团队的标准动作。FPGA 工程师越主动理解板级设计，硬件团队也越愿意在选型阶段提前征求你的意见，双向的信任就是在这些小确认里建立起来的。最后再讲一个容易被纯逻辑背景忽略的事实：板卡上的很多行为不是「数字」的。按键要消抖、模拟电源有噪声、I2C 总线需要上拉、USB 枚举有时间窗、PHY 复位有顺序要求。外设地图如果只记录 FPGA 引脚而漏掉这些外围条件，就只是一张接线表，不是 bring-up 文档。真正好用的地图要给每个外设再补三栏：上电/复位前提条件、伙伴芯片的初始化顺序、故障时第一个该测的点。把这三栏填满，你就同时在做硬件和嵌入式的功课——这正是 FPGA 工程师在系统团队里不可替代的位置：站在数字逻辑和物理板卡的接缝处，把两边的语言对上。最后给一个自学路线建议：先只用 LED、按键、时钟和 UART 四组信号填完一张地图并点亮；下一轮加入 SPI/I2C 外设和存储器；最后处理以太网、HDMI 等高速接口。每轮都坚持「先地图、后 XDC、再 bring-up」的顺序，三轮之后，拿到任何一块新板，第一天产出可用约束会成为自然动作，板级阅读能力也从「认识器件」进化为「理解系统是怎么接起来的」——这正是从 FPGA 使用者走向系统设计者的标志。最后给一个常见协作场景的建议：当硬件工程师发你原理图 review，请不要只看 FPGA 周边，重点核对三件事——时钟器件的电源和输出频率是否与你的 PLL 输入匹配、配置 Flash 的型号和接线是否支持你的固化方案、每个待接外设的 I/O 电压域和你 XDC 规划是否一致。这三处如果在投板前发现，改一行字的成本；投板后发现，就是飞线甚至改版。FPGA 工程师在原理图评审里能提供的最大价值，正是用软件视角提前发现这些跨域不一致。最后做一个收束：外设地图、XDC、bring-up 自测三者应该始终保持一致——地图是给人看的意图，XDC 是给工具的同一意图的表达，自测 RTL 是对该意图的物理验证。任何一方改动，另外两方当天同步。把这个「一图、一约束、一验证」的三件套坚持做，板级接口问题会从项目后期的噩梦，变成设计前期可管理的常规工作。最后给一个时间投入的直观对照：建立外设地图和 XDC 骨架大约花一天；跳过这一步，在项目后期因为引脚冲突、Bank 电压错误、专用脚误用导致的返工通常以周计。这就是为什么所有成熟团队都把「先有约束再写业务 RTL」作为硬性流程——它不是文档形式主义，而是用一天确定的工作，换掉数周不确定风险的理性选择。这也是 FPGA 工程师最容易被忽视、但在硬件团队里最能建立信任的一项基本功。把第一张外设地图做扎实，后续 XDC、bring-up 自测、原理图评审都有据可依，整个项目的板级风险会从不可见的焦虑，变成清单上可逐项关闭的具体条目。这正是系统化板级工作和「凭经验试引脚」的本质区别。
十四、管脚复用与引脚分配的工程取舍
很多器件的物理引脚同时挂着多种功能：同一根脚可能既是普通 GPIO，又是某个串口的 RXD，还是 Bank 配置期间的模式采样脚。填外设地图时必须查数据手册的管脚功能表（pin functions），把「上电采样期」和「用户逻辑期」两个时段的用途分开看。配置期间被采样的引脚（模式脚、DONE、INIT、部分 Bank 选择脚）在比特流加载完成前的电平决定芯片从哪里加载、用什么接口，外接器件如果在这几百毫秒里主动把它拉到错误电平，板子会表现为「偶尔下载失败、重新上电又好了」，极难排查。实用做法是在地图里给这类脚加一列「配置期约束」，设计外部上下拉时优先保证配置时刻的电平，用户功能在 DONE 之后才接管。
引脚分配还要为布线和信号完整性留出余地。同步总线（数据加地址一组线）尽量分配在同一 Bank、相邻引脚，使内部走线延迟接近，时序收敛更容易；差分对必须用器件规定的 P/N 配对脚，不能从任意两脚凑；高翻转率的时钟和数据线远离复位、中断这类对毛刺敏感的输入；预留一两个通用脚作为后期调试引出点。很多新手等到布线拥塞、时序违例时才回头改引脚，而引脚一旦在原理图上连死，软件里换脚的自由就不存在了——所以引脚规划本质是硬件投板前就要完成的设计活动，XDC 只是把这次规划固化下来。
十五、用一张表贯穿一块板的一生
最后把外设地图的长期价值点透。它在项目不同阶段被不同角色反复使用：原理图阶段，它是你 review 硬件的检查表；画板阶段，它驱动 XDC 引脚和电平约束；bring-up 阶段，它是自测 RTL 的信号来源；联调阶段，嵌入式和算法同事靠它找寄存器背后的物理引脚；维护阶段，现场更换器件、板卡改版、故障分析都要回溯它。正因为生命周期这么长，地图必须纳入版本管理并和原理图版本严格对应，每次硬件改版生成一份带版本号的地图，差异部分用颜色标注。一个团队如果坚持几年做这件事，新板 bring-up 的时间会逐代下降，因为大量知识不再藏在个别工程师的记忆里，而是沉淀成了组织级资产。对个人学习者也是同理：认真填过两三块板的地图后，你看任何硬件的眼光都会从「这是一块开发板」变成「这是一棵由电源、时钟、配置和外设组成、每根线都有据可查的系统树」，这正是系统工程师的视角。
常见坑对照
| 坑 | 现象 | 建议 |
|---|---|---|
| 照搬别的板引脚 | 完全不工作 | 以本板 .xdc/手册重画 |
| 忽略有效电平 | LED 不亮/逻辑反 | 查原理图高低有效 |
| 串口收发接反 | 收不到数据 | TX/RX 交叉 |
| bank 电压不匹配 | DRC 报错/风险 | VCCO 与 IOSTANDARD 对齐 |
| 时钟接普通引脚 | 无法作全局时钟 | 用 MRCC/SRCC 引脚 |
| 晶振频率想当然 | 波特率/时序错 | 查原理图确认频率 |
相关与延伸
约束：XDC 约束入门、XDC 管脚与时序；时钟/复位：时钟与复位。 上电与电气：FPGA 供电与散热；bring-up：上板调试思路。
一句话总结
做约束和 bring-up 前，要先用板厂 .xdc、用户手册和原理图建立一张“外设地图”，把每个外设从网络名追到 FPGA 引脚、所在 bank、VCCO 电压、电平标准、方向和有效电平。读图顺序是：找外设→读网络名（SYS_CLK/LED0/UART_RXD）→在 FPGA 符号上定位引脚号→确认 bank 与 VCCO→确认有效电平和方向→登记成表并写进 XDC（PACKAGE_PIN + IOSTANDARD + create_clock）。重点坑：LED 常为灌电流低有效、按键按下常为低且需消抖、晶振要确认单/差分与准确频率且走时钟 capable 引脚、USB 转串口必须 TX/RX 交叉；bank 内 IOSTANDARD 必须和 VCCO 供电一致，不能把 3.3V 信号配到 1.8V bank，差分对和配置引脚要按规矩用。最终一律以板厂手册和 .xdc 为准，换板即重画，绝不照搬例程引脚。
上一篇：43 上板调试思路（最小系统/点灯/二分隔离） ｜ 下一篇：45 FPGA 供电与散热（电源轨/上电顺序/功耗） ｜ FPGA 系列目录