封装与信号完整性（SI/PI）：高速信号为什么会"变形"

更新时间：2026-09-04。流片与制造 讲到芯片要封装，但把封装当成"套个壳、引个脚"。当接口速率到了几百 MHz、几 GHz 甚至几十 Gbps（DDR、PCIe、SerDes、USB），封装和 PCB 上的连线不再是理想导线，而是会让高速信号"变形"的传输线——反射、串扰、损耗、电源噪声都会让接收端误判。这就是 SI（Signal Integrity，信号完整性） 和 PI（Power Integrity，电源完整性） 要解决的问题。本篇讲 die 到 PCB 这一段。

本文要回答的问题

• 封装到底分几层？bump、键合线、基板、焊球各自是什么？QFN/BGA/倒装/2.5D/3D 怎么选？
• 为什么低速时"连线就是导线"，高速时却变成要精心设计的"传输线"？
• 阻抗不连续为什么引起反射？串扰、损耗怎么产生？怎么用眼图、抖动、S 参数衡量信号好坏？
• 电源完整性 PI 讲什么？PDN（电源分配网络）、目标阻抗、去耦电容怎么配合？它和片上 IR-Drop 是什么分工？
• IBIS 模型是什么？为什么做板级仿真不用晶体管级网表？
• SI/PI 什么时候介入设计？有哪些常见坑？

一、封装的层次：die 到 PCB 经过了什么

裸片（die）上的焊盘（pad）要一路连到 PCB 上的走线，中间经过封装内部的一整套互连结构：

两种典型的 die 到基板连接方式：

连接方式	结构	寄生电感	适用
键合线（wire bond）	细金/铜线从 die 边缘 pad 连到基板	大（线长、弧形，nH 级电感）	低速/成本敏感，QFN/QFP
倒装（flip-chip）	die 正面朝下，bump 阵列直接焊到基板	小（路径短、并行多）	高速/高引脚数，BGA、CPU/GPU

常见封装形态（详细产业分工见 流片与制造）：

封装	特点	典型用途
QFP/QFN	引脚在四周/底部焊盘，成本低	微控制器、低速芯片
BGA	底部焊球阵列，引脚密度高、短	中高速 SoC、FPGA、处理器
WLCSP（晶圆级）	封装后尺寸≈die 本身	手机里小尺寸器件
2.5D / 3D	多 die 放硅中介板（interposer）或垂直堆叠（TSV 硅通孔）	高带宽、Chiplet、HBM 显存
Chiplet	大芯片拆成多个小 die 再用先进封装拼起来	降低成本/良率、混用工艺节点

先进封装（2.5D/3D/Chiplet）本质是用封装内的短距离高带宽互连，替代"塞进一块巨大 die"带来的良率/成本问题——封装正在承担越来越多原本属于"片上"的集成功能。

二、核心转折：高速下连线是"传输线"，不是"导线"

低速时，一根线上的电平"瞬间"处处相等（信号传播时间远小于信号周期），我们把连线当理想导线。但信号在介质里传播速度约 6~10 cm/ns，当信号的上升沿（edge rate）很快时，在信号跳变的那一刻，电平还没"传"到线的另一端——线上不同位置电平不同，必须用传输线理论看待。

判断经验法则：当走线的传播延迟 > 约 1/6 的信号上升时间，就必须按传输线处理。几十 Gbps 的 SerDes，哪怕封装内几毫米的走线都要严格设计。

传输线有一个关键参数——特性阻抗 Z₀（由线宽、介质厚度、介电常数决定，常见单端 50Ω、DDR 差分 100Ω）。信号在阻抗均匀的线上能干净传播；一旦阻抗不连续（线宽突变、过孔、换层、连接器、bump、键合线），部分能量就会反射回发送端，叠加在原信号上造成过冲/振铃/误判。

阻抗连续：  发送端 ──[ Z₀=50Ω 均匀 ]── 接收端      信号干净
            （接收端用匹配端接 termination 吸收能量，不反射）

阻抗突变：  发送端 ──[50Ω]──┐突变┌──[70Ω]── 接收端
                          ↑ 一部分能量反射回发送端
                          → 信号叠加，出现过冲/振铃/台阶

这就是高速设计强调阻抗连续、端接匹配（termination）、减少过孔和 stub 的根本原因。

三、信号完整性（SI）：反射、串扰、损耗与眼图

高速信号"变形"主要有三大来源：

1. 反射（reflection）——如上节，阻抗不连续导致信号反弹。对策是控制走线阻抗（阻抗受控 PCB/基板）、加端接电阻、减少几何突变。

2. 串扰（crosstalk）——相邻信号线通过寄生电容/电感互相耦合，一根线翻转时在邻居上感应出噪声。线越密、间距越小、并行走线越长，串扰越重。对策：加大间距（3W 规则）、关键信号间插地线、缩短平行长度、差分对紧耦合。

3. 损耗（loss）——高频信号在介质和导体里衰减：导体的趋肤效应（高频电流挤到导线表面、有效截面变小）和介质损耗。结果是高频分量被滤掉、信号边沿变缓、幅度下降。对策：用低损耗板材、加均衡（TX 预加重 / RX EQ，SerDes 里标配）。

怎么衡量信号好坏？眼图（eye diagram）：把接收端采到的无数个比特波形按比特周期叠加在一起，形成一张"眼睛"形状的图——

   1 ──┐    ┌────┐    ┌──        眼图：无数比特叠加
        │  │    │  │             眼睛"睁得越开" → 信号越好
        └──┘    └──┘      ← 眼睛张开高度/宽度大 → 裕量足、误码率低
   0 ─────────────────
        │← 一个UI →│           眼睛闭合/抖动大 → 采样点会判错 → 误码(BER↑)
   采样点 →    ↑(在眼睛中央采样最安全)

• 眼高（eye height/amplitude）：垂直方向眼睛张开程度，反映噪声裕量；
• 眼宽（eye width）：水平方向张开程度，反映**抖动（jitter，信号边沿在时间上的不确定）**裕量；
• 眼睛越"睁得开"，接收端在眼中央采样时误判概率越低（误码率 BER 越低，高速链路常要求 BER < 10⁻¹²）。

S 参数（S-parameters / Touchstone .sNp）：频域描述一个互连网络"反射多少、传输多少"的标准模型（如 S11 回波损耗=反射、S21 插入损耗=传输衰减），是封装/连接器/过孔仿真的通用数据格式，通常由电磁仿真（EM）或实测（VNA 矢量网络分析仪）得到。

四、电源完整性（PI）：PDN 与目标阻抗

芯片快速翻转时，瞬间需要很大的电流（尤其时钟沿大量晶体管同时翻转）。如果供电网络不能立刻把电流送到，电源电压就会瞬间下跌（噪声/ripple），轻则时序出错、重则功能失败。PI 就是保证芯片在任何开关电流下，电源引脚电压都稳定在允许范围内。

• PDN（Power Distribution Network，电源分配网络）：从板上电压调节器（VRM）→ 板级电容 → 封装/基板 → 芯片内电源网络，是一条带电阻/电感/电容的完整供电通路。
• 目标阻抗（target impedance）：设计目标是让从芯片看进去的 PDN 阻抗 Z = ΔV / ΔI 在很宽频率范围内都足够低（电压噪声允许值 ÷ 瞬态电流），这样无论芯片怎么抽电流，电压波动都在容限内。
• 去耦电容（decoupling capacitor）分级：不同电容在不同频率起作用，像"梯队"一样覆盖频段——
  • 板级大电容（μF）：低频、储能；
  • 封装/板级陶瓷电容（nF~pF）：中频；
  • 芯片内去耦电容（on-die decap）：高频、离晶体管最近，响应最快。

PI 与片上 IR-Drop 的分工：功耗与电源完整性篇 讲的 IR-Drop 主要是芯片内部电源网格（metal R 造成的压降），属于物理实现签核；本篇的 PI 覆盖封装 + PCB 供电（含封装电感、板级/封装电容），两者在 die 的电源 bump 处汇合，需要协同仿真（chip-package-system co-analysis）。

五、IBIS 模型与 SI/PI 仿真流程

板级/封装仿真不能用晶体管级 SPICE 网表（芯片内部电路是厂商机密，且几 GHz 下全晶体管仿真跑不动）。行业用 IBIS（I/O Buffer Information Specification） 模型：它用查表方式描述 I/O 引脚的 V-I/V-T 特性（输出驱动能力、边沿速率、封装寄生 RLC、端接），不泄露内部电路，却足够让 EDA 工具算反射/串扰/眼图。高速 SerDes 还会用更精确的 AMI（Algorithmic Modeling Interface） 模型描述均衡算法。

典型 SI/PI 协同设计流程：

1. 前期规划：定接口速率、电平标准（如 DDR5、PCIe Gen5）、阻抗目标（50Ω/100Ω）、拓扑与端接方案、封装选型；
2. 叠层/封装设计：阻抗受控的基板/PCB 叠层、电源地平面、差分对走线、去耦电容布局；
3. 提取与建模：EM 仿真/实测得到封装、过孔、连接器的 S 参数；芯片方提供 IBIS/IBIS-AMI；
4. 仿真验证：SI 跑反射/串扰/眼图/时序预算（看眼高眼宽、BER）；PI 跑 PDN 阻抗、电源噪声；
5. 签核与迭代：眼图闭合/阻抗超标则调走线、加端接、改电容方案，直到裕量满足。

常见误区与工程提醒

误区/错误	后果	对策
高速信号还按"导线"布、不控阻抗	反射、过冲、误码	阻抗受控叠层、端接匹配、减过孔/stub
忽略键合线/封装电感	电源噪声、信号振铃远超片上仿真预期	高速用 flip-chip；封装寄生纳入 SI/PI 模型
差分信号两根线不等长/被干扰不对称	差分偏斜、共模噪声、眼图闭合	等长、紧耦合、远离干扰源
只加板级大电容、忽略片上/封装电容	高频瞬态响应不及，电源仍掉电	分级去耦，覆盖低/中/高频段
拿片上 IR-Drop 结果当整体 PI 结论	封装/板级供电噪声漏检	chip-package-system 协同仿真
没有 IBIS/AMI 就硬做板级时序签核	眼图/时序预算无依据	向芯片厂索取 IBIS-AMI 模型再仿真
关键并行信号长距离紧密并走	串扰导致相邻链路误码	间距/地线隔离、缩短平行段

相关与延伸

本篇讲 die 到 PCB 的封装互连：封装的产业分工与成本（MPW/NRE/Chiplet）见 流片与制造；片内电源网络压降（IR-Drop）与功耗来源见 功耗分析与电源完整性、低功耗设计与 UPF；高速接口 IP（DDR/PCIe/SerDes）如何通过片上总线接入见 片上总线与 AMBA；时序预算与建立保持时间见 时序分析 STA；EDA 仿真工具见 EDA 工具链地图。

一句话总结

封装与信号完整性（SI/PI）：封装把裸片 die 经 bump/键合线 → 基板 → 焊球（BGA）连到 PCB，高速用倒装 flip-chip 减寄生、先进封装用 2.5D/3D/Chiplet 做多 die 高带宽集成；低速时连线是导线，但信号边沿快到"传播延迟 > 1/6 上升时间"就成了传输线——阻抗不连续引起反射（对策是阻抗受控+端接匹配）、相邻线寄生耦合引起串扰、趋肤效应/介质引起损耗（用均衡补偿）；信号好坏用眼图衡量（眼高=噪声裕量、眼宽=抖动裕量，眼睛越开误码率越低），频域用 S 参数描述互连网络；电源完整性 PI 保证芯片瞬态抽流时电压不塌——靠从 VRM→板级电容→封装电容→片上去耦分级覆盖频率的 PDN 电源分配网络、按目标阻抗 Z=ΔV/ΔI 设计，它与片内 IR-Drop 在电源 bump 处汇合、需 chip-package-system 协同仿真；板级/封装仿真用不泄露电路的 IBIS（/AMI） I/O 模型算反射、串扰、眼图与电源噪声，流程上提前做阻抗/叠层/去耦规划、后期用眼图和 PDN 阻抗签核。