芯片设计流程：从 spec 到 tape-out 的五大阶段
一颗芯片是怎么"长"出来的？这篇回答这个问题。我会把从需求文档到流片（tape-out）的芯片设计流程摊开讲一遍——不深挖每个环节（那是后面各篇的事），先把地图画清楚：五个阶段各干什么、产出什么、谁接谁的活。
先说个反直觉的事实
大多数人以为造芯片最难的是"设计"，真正入行之后会发现，最烧钱、最耗时、最容易翻车的反而是验证。一个 5 人团队写的 RTL 模块，可能要配 20 个人的验证团队伺候它，验证占整个项目人力的比例常年超过 60%。这是理解整个芯片设计流程的第一个前提：这个行业不是在跟物理搏斗，而是在跟"没想清楚"搏斗——验证就是逼你把没想清楚的地方提前暴露出来，而不是等到流片回来用 500 万人民币一次的机会去试错。
第二个前提是节奏。软件可以一天改三版，芯片不行：一次全掩模流片动辄数百万到上千万人民币，从送交到拿回芯片要等 3~6 个月。所以整个流程被设计成"每一级交付物都比上一级更接近物理现实、更贵、更难改"——RTL 改起来是重写文件，网表改起来要重新综合，版图改起来要重跑整个物理实现，掩模改起来就是重新烧钱。你在 RTL 阶段越早发现问题，代价就越小。这条"越晚越贵"的曲线，是整个流程所有阶段划分的根本理由。
一、一张图看全景：五大阶段
用一句话概括芯片设计流程：把"想法"逐步翻译成"硅片上的图案"。想法是自然语言（spec），硅片图案是 GDSII（Graphic Design System II，版图文件格式，Foundry 拿它做掩模）。中间隔着五次翻译，每次翻译都产出一个标准格式的文件，这个文件就是下一阶段的输入：
图里有意思的地方在于颜色分界：①②③是蓝色系，④⑤是绿色/黄色系，⑥是红色系。这不是随手配色，而是对应着行业里最常用的一道分界线——数字前端（Frontend）与数字后端（Backend）。
- 数字前端（①②③）：管"行为正确"。产品定义、写 RTL、验证功能对不对。前端工程师基本不关心晶体管长什么样，只关心逻辑对不对、能不能按时序约束跑通。
- 数字后端（④⑤）：管"物理可行"。综合把 RTL 变成门级网表，物理实现把网表变成版图。后端工程师每天跟标准单元、时钟树、绕线资源打交道，目标只有一个：让这个设计在指定的工艺和频率下真的能跑起来。
- 制造封测（⑥）：管"造得出来"。这一步交给 Foundry（晶圆代工厂）和封测厂，设计公司（fabless，无晶圆厂公司）到这一步基本就是"交图等货"。
记住这条线：前端是"写"，后端是"摆"，制造是"造"。整个芯片设计流程的任一分歧，回到这条线上都能找到坐标系。
二、三道分界与交付物
每个阶段交接时都有一份"标准格式的硬通货"，下表把它们列清楚。判断一个人对流程熟不熟，就看他对这四种文件格式的直觉：
| 阶段 | 核心交付物 | 一句话解释 | 谁消费它 |
|---|---|---|---|
| 需求与架构 | spec / 架构文档 | 产品规格：功能、性能、功耗、面积目标 | 前端团队 |
| RTL 设计 | RTL 代码（.v/.sv） | 寄存器传输级描述，芯片的"源代码" | 验证、综合 |
| 功能验证 | 验证环境 + 覆盖率报告 | 证明 RTL 行为符合 spec 的证据链 | 前端 team lead 把关 |
| 逻辑综合 | 门级网表（netlist） | RTL 经工艺库映射成标准单元连线 | 后端团队 |
| 物理实现 | GDSII 版图 | 掩模层几何图形，硅片图案的最终定义 | Foundry |
| 制造封测 | 芯片成品 + 测试报告 | 晶圆 → 切割 → 封装 → 测试 | 客户 |
注意"需求与架构"这一格——很多教材把它归到前端，我单独列出来是因为它决定后面所有环节的成本。架构师拍一个"3GHz 8 核"的指标，后端要为它多烧几个月时钟树；拍一个"面积预算 5mm²"，前端就得放弃一半优化。规格是项目最大的杠杆，也是最早写完、最晚被验证对错的文档。
三、数字前端：写对（①②③）
前端的三步像一个精炼版的软件开发流程：写代码 → 测试 → 编译，但每一步都比软件严格得多。
② RTL 设计（详见 RTL 设计）：用 Verilog / SystemVerilog 描述寄存器和它们之间的传输逻辑。写 RTL 时脑子里要同时装两件事——你写的是"硬件"，所有赋值都发生在时钟沿，没有"顺序执行"这回事；以及你写的是"可综合代码"，只能使用工艺库能实现的子集，for 循环、#delay 这类仿真语法进了综合就是灾难。RTL 是整条芯片设计流程里唯一由人"创造"的东西，后面所有环节都是在把它翻译得更接近物理。
③ 功能验证（详见 芯片功能验证）：用仿真器跑 RTL，检查行为是否符合 spec。现代验证早就不是"写个 testbench 打几个向量"了，而是 UVM（Universal Verification Methodology，通用验证方法学）那一套：随机激励 + 断言（SVA）+ 覆盖率驱动，跑上亿个随机场景，用功能覆盖率问一个问题——"这个模块的所有行为角落，我都测过了吗？"验证是流程里最反人性的环节：它不证明设计是对的，只证明设计没被发现是错的。所以验证工程师天生悲观，这恰恰是行业需要的品质。
④ 逻辑综合（详见 逻辑综合）：综合工具拿着工艺库（.lib 文件，描述每种标准单元的延迟/面积/功耗）和时序约束（SDC，比如"时钟 1GHz"），把 RTL 翻译成门级网表——一堆 AND/OR/DFF 和它们之间的连线。这步是前端和后端的分水岭：从网表开始，设计有了真实的物理延迟，后面所有优化都要跟"线有多长、门有多快"较劲。
四、物理实现：摆对（⑤）
拿到网表后，后端开始干活，核心流程五步：
- 布局规划（floorplan）：决定 IP 放哪、电源网络怎么铺、芯片多大。就像装修先定水电走线。
- 布局（place）：把网表里的标准单元一个一个放进物理位置，目标是连线短、不拥塞。
- 时钟树综合（CTS）：给几十万个触发器搭一棵"同时到达"的时钟分发树——时钟偏斜（skew）控制不好，时序直接崩。
- 布线（route）：把单元之间的逻辑连接真的用金属线画出来。
- 签核（sign-off）：静态时序分析（STA，Static Timing Analysis）确认所有路径满足建立/保持时间约束，功耗和 IR-Drop 达标，然后交付 GDSII。
这五步里最磨人的是时序收敛（timing closure）：布线完了发现关键路径慢了 0.2ns，你得回去改约束、改 floorplan、甚至请前端改 RTL，然后整条流水线重跑。物理实现的细节展开在 物理实现（布局布线）、时序分析（STA） 和 功耗与电源完整性 三篇，这里只记住一个结论：后端的工作本质是"在面积、速度、功耗三个目标之间做无解博弈，然后找到一个都能接受的点"。
五、制造与封测：造出来（⑥）
GDSII 交付给 Foundry 后，剩下的流程不在设计公司手里了：
- 流片：Foundry 按版图做掩模，在晶圆上光刻、沉积、刻蚀几十上百道工序，把晶体管"长"出来。一颗 28nm 芯片的制造工序超过 500 步。
- 封测：晶圆切割成裸片（die），封装（Package）成带引脚的芯片，再做最终测试（FT）。封装本身已经成为一门大学问——Chiplet（芯粒）和先进封装正在改变"一颗芯片必须单 die 实现"的行业假设。
流片的成本结构值得一提：全掩模流片一次烧掉几百到上千万人民币；而 MPW（Multi-Project Wafer，多项目晶圆）拼车流片只要几万到几十万，代价是和其他公司共享掩模、交付周期更长。小公司和学术实验室基本都是走 MPW，这也是为什么"芯片设计入门"在今天变得没那么遥不可及——详细拆解见 流片与制造。
六、EDA 工具：全程的暗线
上面每一阶段的产出，都不是人手工完成的，而是 EDA（Electronic Design Automation，电子设计自动化）工具算出来的。综合有 Design Compiler / Genus，验证有 VCS / Xcelium，物理实现有 ICC2 / Innovus，签核有 PrimeTime / Tempus。三大家（Synopsys / Cadence / Siemens EDA）几乎垄断了这条链，一套标准数字设计流程的 EDA 授权费年费高达数百万美元——这个数字本身就能解释为什么芯片设计是重资产行业。
好在开源生态这些年长起来了：Verilator 做仿真（速度快到能跑软件栈），Yosys 做综合，OpenROAD 做物理实现，一条"全开源 ASIC 流程"已经从"玩具"变成了"能流片"。对想入门的人来说，这条路比花几十万买 license 友好得多。工具链的完整地图见 EDA 工具链地图。
七、和本站已有内容的关系
这个域不是凭空冒出来的，它和站里已有的三条线是"姊妹篇"：
- 本站的主线是"怎么用芯片"：CPU 微架构（concepts/microarch）讲乱序执行、分支预测、缓存一致性——那是芯片内部的"交通规则"。而本域讲的是"这些交通规则是怎么被设计出来的"。
- FPGA 应用（concepts/quant-fpga）：FPGA 是可配置逻辑，本质上是"不用流片的芯片"——你在上面做原型、做量化加速，体验的正是 RTL → 综合 → 布局布线这条链的"软体版"。FPGA 原型也是 ASIC 流片前最常见的验证手段之一，两边互为印证。
- 低功耗验证（dpa）：dpa 专题讲的是功耗数据的采集与格式（VCD/SAIF），而本域的 功耗与电源完整性 讲功耗的物理来源和设计手段——一个管"测"，一个管"算"和"治"。
八、推荐阅读路径
| 你的背景 | 路径 |
|---|---|
| 完全没接触过芯片 | 本文 → RTL 设计 → 芯片功能验证 → EDA 工具链地图 |
| 软件/FPGA 背景 | 本文 → FPGA 原型 → 综合 → 物理实现（FPGA 里没有的环节） |
| 关注功耗 | dpa → 功耗与电源完整性 |
| 想了解成本/商业模式 | 本文 → 流片与制造 |
一句话：芯片设计流程就是一连串"越来越贵、越来越难改"的翻译——前端把想法写成 RTL 并证明它对了，后端把 RTL 摆成能落硅的版图，EDA 工具贯穿全程翻译，最后交给 Foundry 造出来；越早发现问题越省钱，这就是整个流程的底层逻辑。