RTL 设计（寄存器传输级）

占位文档。本篇计划梳理：RTL 是什么、与门级/行为级的关系；Verilog / SystemVerilog 建模思想（可综合 vs 不可综合）；时序逻辑 vs 组合逻辑、时钟域、复位策略；RTL 作为"芯片的源代码"在流程中的位置。待填充。