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技术趋势：先进节点之后 ​

更新时间：2026-10-01。摩尔定律没有停止，但「免费缩小」的时代已经结束，性能与能效的增量越来越多地来自器件、封装、架构与设计工具的组合创新。本篇是 chip-design/expert 的收官展望，前置阅读建议先看 摩尔定律与制程节点 与 FinFET/GAA 先进节点对设计的影响。

本文要回答的问题 ​

  • 先进节点之后的趋势中，为什么「成本」取代「物理极限」成为最先撞上的墙？
  • FinFET 之后器件怎么走，GAA、CFET、背面供电各自解决什么问题？
  • 单 die 做不大之后，chiplet、3D 集成、先进封装和硅光子按什么顺序接棒？
  • 架构侧为什么从通用 CPU 转向 DSA、AI 加速器、RISC-V 与近内存计算？
  • AI 进入 EDA 之后工程师的工作怎么变，成熟制程为什么反而越来越重要？

一、摩尔定律从「物理问题」变成「经济问题」 ​

讨论先进节点之后的趋势，先要纠正一个流行说法：晶体管并没有不能再缩小。EUV（极紫外光刻）与 GAA 晶体管把制程继续往前推，真正变化的是经济账。每跨一个节点，光刻步骤、掩模套数、设计验证工作量都在增加，流片 NRE（一次性工程费用）与建厂投资同步抬升；与此同时，单颗晶体管成本下降的幅度明显收窄，部分先进节点上甚至出现持平。能不能用先进节点，越来越取决于出货量能否摊薄 NRE，而不是工艺上做不做得出来。

chip-design/expert/49-future-trends-beyond-advanced-nodes.md D2 示意图

除了直接成本，良率是这条经济链上第二个放大器。die 面积越大，撞上随机缺陷的概率越高，大芯片在先进节点上的良率压力迫使设计者在面积上保守，这正是后来 chiplet 拆分的经济根源之一——把一颗大 die 拆成几颗可独立筛良率的小 die，坏一颗不用废整包。此外，光罩（reticle）尺寸给单 die 面积设了硬上限，想靠「把芯片画大」获得更多晶体管本就走不通。这张因果链是全篇的出发点：微缩在物理上仍然成立，但收益沿链条传递到「单晶体管成本」时已经所剩无几，最终把市场切成两段。手机 SoC、GPU、CPU 这类出货以亿计的产品继续追节点；工业、汽车、电源管理、嵌入式微控制器等品类则发现，留在成熟节点上成本更低、良率更稳、供应链弹性更好。成本模型可回看 芯片成本构成 与 MPW 流片与 NRE 成本。判断一个产品该不该上先进节点，本质是一道「性能/能效收益 ÷ NRE 摊薄」的算术题，而不是立场题。

二、器件与工艺：GAA、CFET、背面供电与 2D 材料 ​

先进节点上器件创新的节奏可以按「沟道」和「供电」两条线看。沟道侧，FinFET 的鳍片在尺寸缩小后对栅极的包围能力不足、漏电难压，于是 GAA（Gate-All-Around，全环栅）纳米片晶体管接棒：沟道变成水平堆叠的多层纳米片，栅极四面环绕，漏电与尺寸调节都更优。再往下是 CFET（Complementary FET，互补叠层晶体管），把 nMOS 与 pMOS 沿垂直方向叠放，共用有源区 footprint，进一步腾出布线面积，但工艺复杂度和热预算显著上升。

器件/工艺解决的核心问题主要代价成熟度判断
FinFET平面管短沟道漏电缩到极限后栅控不足大量成熟与先进节点主力
GAA 纳米片更强栅控、尺寸可调纳米片释放与外延复杂已进入量产导入阶段
CFET 叠层管footprint 内集成 n/p 管垂直工艺、热预算、缺陷控制研发与路线图阶段
背面供电 BSPDN前侧布线拥堵、IR drop晶圆减薄、背面互连与对准头部厂商路线图中
2D 沟道材料极薄沟道的均匀性接触电阻、大批量沉积前沿研发，尚无量产节点
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背面供电（BSPDN, Backside Power Delivery Network）是另一条线：传统工艺里信号和供电抢同一侧的金属层，节点越缩越拥挤，供电线被迫做细，IR drop（压降）恶化。把供电网络挪到晶圆背面、通过纳米硅通孔直连器件后，前侧只走信号，供电线可以更粗更短。这张分层图要表达的重点是「两侧分工」而非多叠了一层——它与 GAA/CFET 是正交关系，可以组合使用。更长远的候选是二维材料沟道（如过渡金属硫族化合物），原子级厚度天然适合超薄体沟道，但接触电阻和晶圆级均匀沉积还没解决，属于研究储备而非可规划的量产节点。光刻侧的高 NA EUV 则是给上述器件提供分辨率余量的工具，细节见 EUV 光刻。

三、系统与封装：chiplet、3D 集成与硅光子 ​

当单 die 受限于光罩面积、良率和成本，增量就从「晶体管缩小」转向「把多个 die 封成一个系统」。这条路径有明确的台阶：2D 多芯片模组最成熟，2.5D 用硅中介层提供高密互连，3D 堆叠用混合键合（hybrid bonding）把 die 直接键合、间距缩到微米级。chiplet 把大芯片拆成可分别选节点的小 die——计算 die 追先进制程，I/O die 留守成熟节点——兼顾性能与成本，互连标准的演进见 chiplet 与 UCIe，热与 TSV 挑战见 3DIC 堆叠与散热。

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台阶越往上走，测试经济越关键：3D 堆叠里一颗坏 die 会让叠在它上面的所有 die 一起报废，因此 KGD（Known Good Die，已知良好裸片）筛选、键合前的老化与测试、键合后的可修复冗余，直接决定方案是否赚钱。很多先进封装方案的工程难点不在键合机台，而在「怎么在看不到内部的情况下确认每一层都是好的」。这张台阶图里 HBM 与 CPO 是两个方向性注脚。HBM（高带宽内存）通过 TSV 把多层 DRAM 堆叠在逻辑 die 旁，是当前 3D 集成商业上最成功的形态，接口细节见 HBM 内存接口。CPO（Co-Packaged Optics，共封装光学）把光引擎与交换/计算 die 封在同一基板内，缩短电链路、用光波导承担面板级距离的传输，目标是绕开高速电 IO 在功耗和距离上的墙；硅光器件与 CMOS 工艺的集成仍在爬坡，短期内先落地于数据中心交换场景，而非替代封装内部互连。封装材料侧，玻璃基板与扇出型工艺在平行演进，可参考 玻璃基板封装 与 扇出型晶圆级封装。

集成方式互连距离/密度典型收益主要约束
2D MCM基板走线，密度最低成本低、设计简单带宽与功耗受限
2.5D 中介层微凸点，密度高高带宽、多 die 协同中介层成本、尺寸
3D 混合键合die 直连，密度最高最短互连、最小 footprint散热、测试、良率
CPO 硅光面板/机架级距离远、IO 功耗低光电器件集成成熟度

四、架构：DSA、RISC-V 与近内存计算 ​

器件和封装提供的是「原料」，决定能效兑现的是架构。通用 CPU 靠微架构和频率提升的红利早已收窄，于是负载特征明确的领域转向 DSA（Domain-Specific Architecture，领域专用架构）：AI 加速器用脉动阵列吃矩阵乘，GPU 用大规模并行吃吞吐，可编程逻辑在低延迟场景长存。为什么专用化有效、以及它的边界，可结合 AI 加速器与脉动阵列 与 GPU 架构 理解——专用化的代价是灵活性，换算法、换模型都可能让效率优势缩水，因此 DSA 之上必须配好的编译器与算子库。

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这张图回应的是「内存墙」：现代芯片的主要能耗和延迟花在数据搬移而非运算上。两条对策方向相反但互补——近内存/存内计算把计算推向数据，CIM（Compute-In-Memory）直接在存储阵列内完成部分运算，见 存算一体与类脑计算；HBM 与高带宽互连则把数据供给做得更粗，见 内存墙与 HBM 带宽。DSA 还有一个常被低估的隐性成本：软件。硬件流片只花一次钱，算子库、编译器、驱动和框架适配却要随模型迭代持续投入；如果某领域的算法本身还在快速变化，过早固化成专用电路反而会被下一代算法绕过。所以真实产品里看到的多是分层方案——少数稳定热点（矩阵乘、规约、注意力核心）硬化进阵列，变化快的部分留给可编程核或软件，用「硬化比例」对冲架构风险。指令集层面，RISC-V 以开放、可扩展、免授权费的特性成为定制 SoC 与 DSA 的常用底座，扩展指令可以把领域算子固化进硬件，集成实践见 RISC-V SoC 集成与定制核。需要强调的是，开放指令集降低的是授权与定制门槛，并不自动带来性能，决定成败的仍是微架构、软件工具链和生态投入。

五、设计方式：AI for EDA 与硅后数据回流 ​

芯片设计本身也在被自动化重塑。先进设计的状态空间——布局布线、参数调优、验证激励生成——早已超出人工穷举能力，机器学习开始嵌入 EDA 各环节：强化学习用于布局与参数搜索，大模型用于 RTL 生成辅助、断言与测试台起草、文档和日志分析。EDA 工具链的整体图景见 EDA 工具链。要保持清醒的是两点：其一，当前 AI 在 EDA 中承担的是「候选生成 + 人类/工具验收」的角色，综合、形式验证、签核这些有严格正确性口径的环节仍负责最终把关；其二，芯片验证的瓶颈从来不是写字，而是判断「什么没被想到」，这部分短期难以外包。

另一条 quieter 的主线是数据闭环：硅后监测、机台数据与设计模型之间的回流正在打通。片上传感器采集时序、温度、老化信息，反哺设计规则与早期模型，使设计—流片—硅后从一次性瀑布变成持续校准的循环，硅后环节可回看 硅后 Bring-up 与调试。在多 die、3D 堆叠的产品里这条闭环尤其关键：封装内单点的可观测性远差于板级，很多问题只能靠片上监测器在运行中取证，「为监测而设计」正在变成与 DFT 并列的前置要求。对工程师而言，工具越强，「定义正确问题、审查工具输出、对最终签核负责」的价值反而越高，这一点在 专家生涯与技术深度 里展开过。

六、成熟制程长存：被忽视的另一半未来 ​

先进节点之后的趋势不等于所有芯片都奔向最先进节点。过去十余年最确定的结构性事实之一，是成熟制程（28nm 及以上）需求持续扩张：汽车电子、功率器件、电源管理、显示驱动、MCU、传感器、工业控制都不需要最小晶体管，而需要高可靠性、长供货周期和低成本。车规对认证与寿命的要求见 可靠性与老化；第三代半导体 SiC/GaN 在高压高频功率场景另辟赛道，见 SiC 与 GaN 宽禁带。

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这张图给出的趋势判断是：未来不是一条赛道，而是三类工艺在封装层汇合。chiplet 之所以重要，正是因为它让「计算 die 用最先进工艺、电源与模拟 die 用最合适的成熟工艺」成为同一颗产品。区域化供应链与产能安全进一步强化了成熟制程的战略价值——新建先进产能门槛极高，而成熟产线的扩产与维护是多数地区可参与的层级。对工程师的准备建议也因此具体：不要只押注单一节点经验，跨层系统权衡（器件—封装—架构—软件）、接口与系统工程、对工具链和数据流的驾驭能力，才是穿越节点周期的资产。

这一篇在知识体系里的位置 ​

本篇是 chip-design/expert 的收官篇，向上承接 摩尔定律与制程节点，器件细节落在 FinFET/GAA 先进节点对设计的影响，封装与系统路径落在 chiplet 与 UCIe、3DIC 堆叠与散热 与 先进封装多 die 案例，架构分支可继续延伸到 AI 加速器与脉动阵列 与 RISC-V SoC 集成。专家知识全貌见 专家知识地图。

总结 ​

先进节点之后的趋势不是摩尔定律死亡，而是红利从「免费微缩」转为组合创新：器件上 GAA、CFET 与背面供电延续微缩，chiplet、3D 集成、先进封装与硅光子在系统侧扩空间，DSA、RISC-V 与近内存计算负责把硬件兑现成能效，AI 重塑 EDA 的生产方式，而成熟制程与功率半导体作为另一半未来长期长存——最终的赢家属于能跨「器件—封装—架构—软件」做系统权衡的人。