FPGA 进阶 37：FPGA 板级信号完整性——SI、PI 与硬件协同
本文是
fpga/进阶层第 41 篇。高速链路的物理层成败在 PCB：LVDS 源同步、高速收发器、DDR、RGMII、TMDS。管脚约束见 IO 规划篇；专家层有收发器 IBIS-AMI/眼图深水区。
本文要回答的问题
- 什么时候走线要按"传输线"对待？反射怎么来、怎么消？
- 阻抗控制、端接、等长、差分对分别怎么处理？
- 电源完整性（PI）为什么也影响 FPGA 时序？
- FPGA 工程师在画板前后要和硬件怎么配合？
一、SI 三大问题与对策
| 问题 | 成因 | 对策 |
|---|---|---|
| 反射/过冲/振铃 | 阻抗不连续（过孔/接插件/源端/终端） | 受控阻抗、源端串阻、ODT/DIFF_TERM、合理 SLEW/DRIVE |
| 采样窗口错位 | 数据/时钟走线不等长 | PCB 绕线等长（组内 mil 级）+ IDELAY/PHASER 内部细调 |
| 串扰 | 平行走线耦合、参考平面开槽 | 3W 间距、远离干扰源、平面完整、差分紧耦合 |
| 高频损耗 | 介质/铜损（Gbps 级） | 低损耗板材、少过孔、均衡（收发器 DFE/预加重） |
二、典型接口要点
| 接口 | 关键 SI 措施 |
|---|---|
| DDR3/4 | 字节组内等长 ±25~50mil、DQS 差分、地址/命令组等长、ODT 端接、VTT 电源、参考平面完整；MIG 会生成管脚/电平规则，必须照做 |
| RGMII | TX/RX 各 4 位数据+时钟同组等长（百 mil 内），可走延迟模式或内部延迟，1.8/2.5V 电平按 PHY |
| LVDS 源同步 | 差分 100Ω、接收端 DIFF_TERM、随路钟与数据等长、同 Bank 同侧布局 |
| TMDS/HDMI | 四对差分 100Ω 等长、3.3V Bank、ESD 器件低电容 |
| SerDes（GTX/GTH） | 交流耦合电容、100Ω 差分、参考时钟低抖动、过孔反焊盘优化、按手册叠层 |
| 普通高速单端 | 源端串阻 22~33Ω、SLEW 按需、少挂负载 |
等长不是越严越好：按位周期算预算——位周期 2ns 的链路组内 ±25mil（≈4~5ps/mil 表层）合理，低速时钟宽松些；过度绕线增加走线长度和串扰。
三、电源完整性（PI）
FPGA 动态电流随逻辑翻转突变，电源网络阻抗必须够低，否则产生轨压降/纹波，吃掉时序裕量、严重时 brownout：
- 去耦电容阶梯：管脚跟下小容量高频陶瓷（0.01~0.1µF）→ 中容量 → bulk 大电容，按参考设计数量/摆位；
- 平面与叠层：电源/地平面紧邻形成平板电容、减少回路面积；
- 目标阻抗：Z_target = 允许纹波 / 瞬态电流，全频段满足；
- 高速收发器、DDR、核心轨各自有滤波要求，照 ug 文档；
- PI 不足的表征：高频业务时随机功能错误、ILA 看到莫名翻转、内核电压实测塌陷。
四、FPGA-硬件协同清单
画板前：接口需求表（IO 标准/Bank 电压/驱动/端接/参考钟）、分组等长表、管脚预规划（IO 规划）、IBIS 模型供给仿真、确认 MIG/PCIe/HDMI 等 IP 的管脚规则。
画板后 bring-up：电源轨电压/纹波 → 时钟幅度与频率 → 低速链路（UART/SPI）→ 高速链路逐一点亮（用眼图/示波器看时钟眼、量误码，ILA 抓数据），对照[上板清单]篇。
常见坑对照
| 坑 | 后果 | 正确做法 |
|---|---|---|
| 高速单端无串阻、SLEW FAST 拉满 | 振铃过冲、误码、EMI | 源端匹配、合理边沿 |
| DDR/RGMII 不等长 | 特定温度/单板批量误码 | 分组等长 + IDELAY 校准 |
| LVDS 忘 DIFF_TERM | 接收裕量不足 | 接收端内部端接 |
| 差分布线跨平面分割 | 回路断裂、共模噪声 | 平面完整、同层紧耦合 |
| 去耦电容按"差不多"摆 | 高负载时轨塌陷随机错 | 按参考设计+PI 仿真 |
| 等长层层加码乱绕 | 串扰/长度反增 | 按位周期定等长预算 |
| FPGA 等板回来才看管脚 | 高风险信号放错 Bank | 画板前联合评审 XDC |
相关与延伸
接口实现：DDR MIG、RGMII、LVDS 源同步、收发器、视频 TMDS。 管脚规划：IO 规划与 Bank；深水区（IBIS-AMI、眼图、PI）见专家层《收发器信号完整性》《FPGA 板级 SI/PI》。
一句话总结
高速 FPGA 设计的物理层成败在 PCB：上升沿足够陡时，走线就是传输线——阻抗不连续产生反射/振铃，靠受控阻抗（单端 50Ω/差分 100Ω）+ 端接（源端串阻、DDR 的 ODT、LVDS 的 DIFF_TERM）+ 合理 SLEW/DRIVE 消除；源同步接口靠等长保证时钟数据同时到达（DDR 组内 mil 级绕线粗调，IDELAY/PHASER 细调但救不了严重不等长）；串扰靠 3W 间距、完整参考平面、差分紧耦合；电源完整性靠去耦电容阶梯+电源平面低阻抗，否则轨塌陷会随机吃掉时序裕量。FPGA 工程师的职责在画板前：出接口需求表、分组等长表、联合管脚评审、供 IBIS 模型；bring-up 时电源→时钟→低速→高速逐一点亮并用眼图/示波器/ILA 验证——SI 问题在 RTL 里改不好。