综合实战：多 die 高性能芯片从架构到 tapeout/bring-up 全复盘
更新时间：2026-10-01。这一篇把专家篇的全部单点知识装进一个有具体数字的项目里：项目代号 X-One，车规 ADAS 域控 AI 芯片，两颗计算 die、一颗 I/O die、四堆 HBM3，最终量产 INT8 算力 2048 TOPS、整包 TDP 180 W。单 die 的知识在多 die 项目里全部要重做一遍边界，相关单点可回看 chiplet/UCIe 与 2.5D 互连 与 HBM 存储接口。
本文要回答的问题
- 一颗多 die 芯片的 die 边界到底按什么划，接口数量怎么定？
- 跨 die 协议（UCIe/D2D）在项目里除了 PHY 还牵动哪些签核线？
- 24 个月的计划是怎么排的，实际偏差出在哪几周？
- 分层仿真、协同仿真、emulation 各覆盖哪一段，回归怎么分配？
- 时序、功耗、CDC、封装四类真实问题是怎么暴露、怎么决策的？
一、项目背景与目标：数字先钉死
X-One 面向 L3 自动驾驶域控，客户给的硬指标有三条：INT8 算力不低于 2000 TOPS、HBM 总带宽不低于 3 TB/s、AEC-Q100 Grade 2（结温 105 ℃）十年寿命。单 die 方案在立项时的面积粗估是 830 mm²，远超代工厂 reticle（光罩）极限约 858 mm² 的说法看似没超，但加上 HBM PHY 和 I/O ring 后良率模型给出的预估良率只有 21%，经济上不成立。架构组因此在第 6 周就锁定多 die 路线，后续所有权衡都围绕这个决定展开。
这张时间轴是全篇的骨架。注意三件事：物理实现与 RTL 不是交接关系而是重叠 11 个月；签核线从 M15 开始但边角（lint、CDC、UPF 检查）从 RTL 第一天就在跑；bring-up 不是终点，量产 binning 一直延续到 M24 之后。真实项目没有「只做时序」的阶段。
立项阶段还有一笔经济账值得记下。多 die 方案多出来的成本是中介层、先进封装产线的工时和约 15% 的面积冗余，但换来三样：单 die 面积小，晶圆缺陷模型给出的计算 die 良率回升到约 63%；两颗计算 die 同版图，只开一套掩膜、一次流片风险；I/O die 用成熟一代工艺，后续车载协议升级可以只换 IOD 而不动计算 die。把良率、掩膜、三代产品的摊销算进 NRE/单成本模型后，多 die 方案在年出货 40 万颗以上时反而便宜约 11%。早期估算方法见 早期性能建模与 RTL 功耗估算，成本模型见 MPW 流片与 NRE 成本。
二、架构拆分：die 划分与接口
拆分方案争论了三轮：按功能切（计算/IO 分开）、按算力复制切（两颗对等计算 die）、按存储近邻切。最终方案是「复制 + 功能」的混合：两颗完全相同的计算 die（Compute Die，CD）摊薄掩膜成本，一颗 I/O die（IOD）集中 PCIe/Camera/以太网等长寿命 SerDes，让贵的协议 IP 不绑死在先进工艺节点上。CD 采用 N5 工艺、每颗约 380 mm²，IOD 采用 N6 工艺、约 240 mm²，四颗 HBM3 堆在硅中介层（interposer）上。
| 组件 | 工艺 | 面积 | 关键内容 | 对外接口 |
|---|---|---|---|---|
| 计算 die CD（×2） | N5 | 380 mm² | 2048 个 MAC 簇、NoC、2 组 HBM 控制器 | UCIe ×4、HBM PHY ×2 |
| I/O die IOD | N6 | 240 mm² | PCIe Gen5 ×32、车载 SerDes ×8、25 GbE ×2 | UCIe ×4 |
| HBM3 stack（×4） | — | — | 单堆 24 GB、983 GB/s | 1024-bit D2D 总线 |
| 硅中介层 | 65 nm 级 | 约 1800 mm² | CD/IOD/HBM 重布线与微凸点 | — |
平面图里最关键的不是算力单元而是接口数量：CD 与 IOD 之间各 1 组 UCIe x16 模块，CD 之间还留 1 组直连用于张量并行通信。die 内互连采用两级 NoC：簇内走环形、全局走二维网格，跨 die 的 NoC 出口被收敛到 die 的同一条边缘，物理上就是为了让 bump 集中、RDL 逃逸通道最短；这个约束反向决定了 NoC 节点在 die 内的摆放，架构和物理的边界在多 die 设计里从第一天就是模糊的。这条 CD–CD 直连是第二轮评审才加上的——没有它，两颗 CD 交换激活值必须绕行 IOD，roofline 模型显示多芯片训练场景带宽腰斩。加一组模块的代价是约 3.2 mm² 面积和 4096 个中介层凸点，这个交换在第 9 周拍板。
三、跨 die 接口与协议：PHY 之外的五条线
接口选用 UCIe（Universal Chiplet Interconnect Express）先进封装形态，单模块 x16、每通道 32 GT/s，协议层跑 PCIe 兼容事务与一小段自定义 D2D（Die-to-Die）流式侧带。容易低估的是：UCIe 不只是一个 PH IP，它同时在五条签核线上开户。
| 签核线 | 跨 die 带来的新工作 | 责任方 |
|---|---|---|
| 时序 STA | die 边界用 budget 法拆角，PHY 接口单独 MMMM 覆盖 | 后端 + PHY 厂 |
| CDC | 两侧时钟异步，UCIe adapter 内 FIFO 做跨时钟，必须逐口审计 | DV + 设计 |
| 形式验证 | D2D 协议死锁/重排序性质，端到端跨 die 无法仿真穷举 | 验证 |
| 物理验证 | interposer RDL、微凸点密度、die-to-die 间距 DRC | 封装厂 |
| SI/PI | 中介层串扰、封装级电源阻抗、PHY 供电纹波预算 | SI/封装 |
协议栈这张图决定了验证切分：事务层以上在 die 内验，PHY 由供应方给签收模型，adapter 是项目自己的代码也是风险集中点。我们要求 PHY 方提供 bump-to-bump 的加密时序模型用于 die 级 STA，但封装走线延迟只能从封装厂 RDL 提取后回填，这个数据第一次到位是在 M13，比预期晚 6 周，直接逼出了后文的时间线偏差。
时序 budget 的拆法也值得写一句。跨 die 路径不能当成一根完整路径签：硅侧工具看不到封装，封装厂的工具又不认 die 内时序。做法是在 UCIe bump 处把周期预算一刀切开，比如 CD 发出方向 500 ps 周期里，die 内逻辑加 PHY 占 210 ps、bump 和 RDL 按提取值占 150 ps、对侧接收留 140 ps，三段各自加 margin 分别签收。M13 真数据回来之前，RDL 那 150 ps 用的是上一代封装的经验值 120 ps，30 ps 的窟窿正好落在冷角慢路径上。这类跨边界签核在 完整 tapeout 签核清单 里被单列为一项，现在看这个单列是有道理的。
四、计划与里程碑：计划值与实际值
立项时用倒排法定了 20 个月 tapeout、24 个月量产。跟踪工具按周收集关键路径，下表是复盘时的实际偏差，数字以周为单位。
| 里程碑 | 计划 | 实际 | 偏差 | 主因 |
|---|---|---|---|---|
| 架构/die 划分冻结 | M3 | M3 | 0 | 早期 PPA 证据充分 |
| D2D 协议规范冻结 | M4 | M5.5 | +6 周 | CD–CD 直连二轮才加 |
| 全片 RTL freeze | M9 | M10.5 | +6 周 | adapter 重排序重写 |
| 子系统验证 exit | M12 | M13 | +4 周 | VIP 与自定义流不兼容 |
| 封装 RDL 数据回填 | M11.5 | M13 | +6 周 | 封装厂产能排队 |
| 时序 signoff | M18 | M19 | +4 周 | HBM PHY 边角违例 |
| tapeout | M20 | M21.5 | +6 周 | 上述偏差叠加 |
| 首批硅 bring-up 通过 | M23 | M22.5 | -2 周 | emulation 上提前扫清固件 |
偏差结构很典型：前半段三个 +6 周看似都在各自模块内消化，关键路径上却只叠加成 +6 周（并行吸收了一部分），而后端的 +4 周因为发生在串行段无法吸收，直接体现在 tapeout。方法与判据可回看 关键路径与排期风险。
值得展开的是「并行吸收」具体怎么发生。协议规范晚冻结的 6 周和 RTL 延期的 6 周高度重叠——adapter 重写本来就包含规范变更，两件事实际是一件；封装数据晚到的 6 周恰好落在后端 floorplan 还在迭代的窗口，团队先用旧数据推进电源规划和 CTS，等真数据回来只重做了接口边角。排期周会的固定动作，就是把每条偏差涂到关键路径图上：落在非关键路径且浮动够的标灰不动，吃掉浮动的才升级要资源。这个习惯让项目在累计偏差十几周的情况下，tapeout 只晚了 6 周。
五、验证策略：分层、协同仿真与 emulation
验证按三层金字塔分配预算，原则是「越快的环境跑越多的回归」。
模块级用 UVM + SVA，方法与仲裁器这类小模块完全一致（可对照 round-robin 仲裁器验证），die 级协同仿真把 CD、IOD 的仿真器进程通过事务级 backplane 连接，跑跨 die 缓存一致和 D2D 重排场景；真正的吞吐量测试（HBM 带宽打满、多 die 训练步）交给 emulation，在约 1.2 MHz 的速度下一晚上能跑 20 万个训练步，这是协同仿真一整年都跑不完的量。
工具选型不是一次定死：M9 时我们评估 emulation 容量装不下两颗 N5 计算 die 的全设计，最终把 MAC 阵列用时序等价的缩小模型替换、保留全部 NoC 与 D2D 逻辑，代价是性能数据要换算，收益是提前 4 个月给软件团队出系统。选型权衡详见 emulation 与原型验证。
回归分配上有一个被反复调整的比例。最初模块级、die 级、emulation 的用例数比约为 95:4.5:0.5，中期发现跨 die 协议缺陷有六成只能在 die 级以上复现，于是把 D2D、缓存一致、复位跨 die 三类场景整体上移，最终稳定在约 90:8:2，但 emulation 单场景消耗的资源是模块级的上千倍，实际机时预算倒过来接近 2:3:5。低功耗场景另走一条线：电源门控、隔离单元、保持寄存器的行为在功耗感知仿真里验，夜间回归每晚跑约 8000 个电源状态转移场景，方法见 低功耗验证与 UPF。
六、物理实现与封装协同
物理实现与封装在多 die 项目里是一份联合数据，不是两份图纸。联合 floorplan 从 M8 启动，每月两次 package–silicon 联席评审，交换三类数据：die 边界凸点坐标、bump map 与 RDL 拥塞、热分布与 die 间距。
| 协同事项 | 硅侧动作 | 封装侧动作 | 冻结点 |
|---|---|---|---|
| 凸点排布 | UCIe/HBM bump 对齐 PHY 引脚 | RDL 逃逸通道规划 | M12 |
| 电源域 | 8 个电源域、CD 计算阵列可门控 | 封装去耦电容与电源平面 | M14 |
| 热设计 | 热点地图、温度感知降频 | 均热板/ TIM 材料选择 | M15 |
| 机械应力 | seal ring、keepout | 底填胶与翘曲仿真 | M16 |
这套机制强调的是回填闭环：评审不是汇报会，每轮都要产出双向更新的数据，会议纪要么直接挂在数据条目后面，下次评审先核上次行动项再谈新内容。我们踩过的坑是 M11 那次评审只下发了硅侧约束、没追封装侧 RDL 延迟回填，导致 UCIe budget 用了 6 周乐观假设，M13 真数据回来时 3 个边角出现 setup 违例，不得不重排 adapter 流水线，这正是 +6 周偏差的技术根因。事后补了一条规则：任何跨组织的数据交付都在排期工具里建一条带责任人的交付任务，到期自动升级，不再靠会议口头承诺。
七、关键问题与四个真实决策
复盘时把全项目按影响排序，前四名恰好是时序、功耗、CDC、封装各一个。
| 问题 | 暴露时机 | 现象 | 决策 |
|---|---|---|---|
| HBM PHY 边角时序 | M18 signoff | cold/SS 角 11 条路径违例 60-120 ps | PHY 内插一级流水，带宽协议加 bubble，损失 1.8% |
| 计算阵列 IR drop | M15 向量签核 | AI 满载时局部压降 9.2%，超 8% 预算 | 加 3 组金属电容 + 阵列轮转使能，不报 ECO 重排 |
| D2D adapter CDC | M10 形式验证 | 异步 FIFO 指针格雷码有位宽漏洞 | 全部改用标准同步器 + 形式重证，回归重跑 2 周 |
| 封装翘曲 | M16 机械仿真 | reflow 后 CD 边角位移 58 μm，逼近凸点极限 | 调整 die 间距 + 换低应力底填胶，不重做基板 |
四个决策遵循同一条路径：先让证据（STA 报告、IR 向量、形式反例、翘曲曲线）说话，再在「改逻辑」和「物理侧吸收」之间选。决策会上还有一条不成文的规矩：提出问题的人必须同时给出至少两个选项和各自的代价，只报「这里有问题」的议题直接打回。这逼着一线在上报前先做定量对比，省掉了大量「要不要改」的空转争论。CDC 那条最值得说——仿真从未失败，是形式验证给出了 12 拍深的反例波形；这类异步问题仿真基本不可见，工具与报告判据见 CDC/RDC 报告分级处理。功耗决策没有动用功能 ECO，是因为 9.2% 只超预算 1.2 个点且集中在局部，金属电容加轮转使能正好覆盖；依据见 功耗签核：IR drop 与电迁移。
八、bring-up：硅上数据要和预测对账
M21.5 流片，首批封装件 M22.2 回片。bring-up 顺序刻意保守：先电源/时钟/PLL，再 JTAG/扫描自测，再 HBM 训练，最后 D2D 链路训练和真实模型推理。因为 emulation 阶段固件已跑通，上电后第 9 天就进了操作系统，比计划早 2 周。
硅上对账有三组数字：HBM 实测带宽 3.07 TB/s（预测 3.0，误差 +2.3%）；满载整包功耗 176 W（预测 168 W，+4.8%，落在封装裕量内）；D2D 链路在 shmoo 上眼图余量比 PHY 模型预测窄约 8%，原因是封装电容偏差，已反馈给封装厂改下版。
bring-up 也不是一帆风顺。第 4 天曾出现一颗计算 die 在高温箱 95 ℃ 环境下 HBM 训练失败率上升，沿训练步骤反查是 PHY 参考电压的档位在硅上比模型推荐值偏一档，按 shmoo 扫描结果重选档位后通过，这一项后来写进了量产固件的自动校准流程，没有变成硬件缺陷。另一条经验是链路训练顺序：最初固件让四颗 HBM 和三条 D2D 同时训练，电源瞬态互相干扰，误判了两次坏件；改成按拓扑逐条训练、每步落寄存器快照后，首件良率的判断再没翻过案。shmoo 与量产 binning 的做法见 硅验证：shmoo 与特性表征，bring-up 调试方法见 post-silicon bring-up。
复盘教训浓缩成五条，全部写进了后续项目的启动检查表：接口与协议规范必须在架构期末冻结，晚冻一周后面全是返工；封装数据回填要有专人追日期，不能假设合作方按时；异步与跨 die 逻辑默认形式验证兜底，不靠仿真；emulation 早投入，硅前跑真固件是 bring-up 提速的最大来源；每条偏差都标在关键路径图上，只在串行段补救才有意义。
这一篇在知识体系里的位置
本篇是专家篇的收口案例，把单点知识串成一条真实的工程线：接口物理层回看 chiplet/UCIe 与 HBM 接口；签核细节对应 MMMC 高级 STA、IR drop 签核 与 完整 tapeout 签核清单；验证方法对应 CDC 报告分级 与 emulation 选型；排期与团队协同见 关键路径风险管理。向未来看的收尾见 技术趋势展望。
总结
多 die 全流程复盘给出的核心结论是：多 die 项目的胜负不在任何单点 PPA，而在接口早冻结、封装数据早回填、异步逻辑靠形式、固件在 emulation 上先跑——并行工程加证据驱动，才能把 24 个月的计划偏差压在 6 周以内。