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Chiplet 与 UCIe：拆 die、用先进封装重新拼一颗芯片 ​

更新时间：2026-09-12。本文是「集成电路大类 · 芯片设计」**进阶层（intermediate）**数字逻辑第九十九篇。当单 die 大到逼近光罩极限、良率和成本难以为继，业界转向把芯片拆成多个 chiplet、在封装内用超短距高速接口拼成一颗逻辑上的大芯片。它把我们前面讲过的 SerDes/PHY、NoC、封装 SI/PI和缓存一致性在封装尺度上重新组合。

本文要回答的问题 ​

  • 为什么不把 SoC 越做越大，而要拆成多个小 die？良率和成本怎么算？
  • chiplet 之间靠什么物理方式贴在一起（2.5D/3D/硅桥）？
  • die-to-die 接口和板上 PCIe SerDes 的设计目标有何不同？
  • UCIe 标准分哪几层、为什么要做厂商中立？
  • 拆分后时钟、电源、一致性、测试（KGD）带来哪些新麻烦？

一、为什么拆：良率、成本与异构工艺 ​

  • 良率随面积恶化：随机缺陷使「整片好」的概率约随裸片面积指数下降，把大 die 切成 N 个小 die，只有缺陷落在某个小 die 才报废它，成品率显著提升；
  • 光罩极限（reticle limit）：单 die 尺寸受光刻掩膜最大面积约束，超大加速器必须拆分；
  • 成本：先进节点（3nm）晶圆极贵，而 I/O、模拟、大容量 SRAM 在先进节点收益小，chiplet 让它们留在成熟便宜工艺，只有核心计算用最先进节点；
  • 复用与供货：同一 I/O/存储 chiplet 可跨项目复用、甚至向不同供应商采购，缩短研发。

二、先进封装：怎么把 die「就近」连起来 ​

chiplet 的前提是 die 间距足够小（几十~几百 µm），靠先进封装而非 PCB：

  • 2.5D 硅中介层（interposer）：die 并排放在带细走线和 micro-bump 的硅转接板上（如 CoWoS），互连线短而密；
  • 3D 堆叠：die 上下叠放，用大量 TSV（硅通孔）+hybrid bonding 直连，带宽最高、需散热与热膨胀设计；
  • EMIB / 硅桥：只在 die 邻接处嵌入一小块硅桥，省去整片大中介层，降低成本；
  • 普通有机基板上的标准封装则用更宽间距 bump，密度低但便宜。

三、die-to-die 接口：和板级 SerDes 的目标差异 ​

die 间距离极短、走线受控、可放极多引脚，D2D 接口的优化目标与 PCIe 板级 SerDes 完全不同：

维度板级 SerDes（PCIe）die-to-die（UCIe）
距离数十 cm，信道差几十~几百 µm/几 mm，信道极好
目标单线速率极高、均衡/CDR 复杂单位比特能耗（pJ/bit）极低、超高并行密度、低延迟
时钟多为嵌入式时钟恢复常用前向时钟/源同步，省去复杂 CDR
位宽少量高速 lane超大宽度并行，macro 紧贴 die 边缘

D2D 分两层职责：PHY 负责超宽并行（先进封装可达数千根 I/O/mm 边缘、低摆幅）或兼容式 SerDes（标准封装），做发送接收、阻抗/延迟校准、lane 去偏斜；协议层承载 PCIe、缓存一致流（CXS/AMBA C2C）、原始/流式接口，既支持内存语义也支持消息语义，让拆出来的 die 在软件看来仍像一颗芯片。

四、UCIe 标准：让 chiplet 供应商中立 ​

早期各家 D2D 私有互通困难。UCIe（Universal Chiplet Interconnect Express）定义开放分层标准：底层 PHY（电气、侧带 sideband 用于配置管理）、其上 D2D Adapter（链路状态、多 lane 成组与去偏斜、CRC/重传保证可靠、协议复用）、再上协议层可映射 PCIe/CXL/裸流。它区分 Standard Package（有机基板、bump 间距较大）与 Advanced Package（硅桥/中介层、超密 bump、更高速率与能效）两档，并规定链路初始化、训练、时钟修正（有序集插入补偿两端时钟差）、错误重传等，使不同厂商的 chiplet 可按同一接口拼装。可把它想成「封装内的、为超短距和极低能效优化的、还带内存一致语义的 PCIe」。

五、拆分引入的新挑战 ​

  • 跨 die 一致性：核与缓存分处不同 chiplet 时，MESI 监听/目录消息要跨 D2D，延迟和带宽影响 NUMA 拓扑，常借 NoC 边界组织；
  • 时钟与电源：die 间多为异步/源同步，需要类似 CDC/FIFO的处理和时钟补偿；不同 die 电压不同要电平/重定时，PI/SI 与供电在高密度封装更敏感，热监控要覆盖堆叠散热；
  • 测试与良率：组装前必须筛出 KGD（Known Good Die，已知良好裸片），否则一颗坏 die 报废整个封装；D2D 复用边界扫描/可测性做互连测试；
  • 协议开销 vs 收益：跨 die 延迟和能耗仍高于片内，划分边界要沿高内聚低耦合切（计算、I/O、HBM 存储各成 chiplet），避免把交互最频繁的块拆开。

与现有篇目的衔接 ​

总结 ​

一句话总结：chiplet 是因随机缺陷使良率随裸片面积约指数下降、单 die 又逼近光罩极限且不同功能适配不同工艺，而把大 SoC 拆成若干可分别用最优工艺量产、复用和异构采购的小 die，再用 2.5D 硅中介层、3D TSV 堆叠或 EMIB 硅桥等先进封装在毫米级距离上高密度拼回一颗逻辑大芯片；其 die-to-die 接口与板级 PCIe SerDes 目标相反——信道极好时不追单线极限速率，而追求超低单位比特能耗、超高并行 I/O 密度和低延迟，多用前向源同步时钟省去复杂 CDR，PHY 负责超宽低摆幅互连、校准和 lane 去偏斜，协议层承载 PCIe、缓存一致流和内存/消息语义；UCIe 作为开放的厂商中立标准把它分成 PHY、负责链路状态/去偏斜/CRC 重传/协议复用的 D2D 适配层和协议层，并定义有机基板标准封装与硅桥先进封装两档以及初始化训练和时钟补偿，让不同厂商 chiplet 可互拼；但拆分也带来跨 die 一致性消息的 NUMA 延迟、源同步/异步所需的 CDC 与重定时、高密度封装下的供电散热，以及必须先筛出已知良好裸片 KGD、用边界扫描测 D2D 互连等新问题，划分边界时应沿高内聚低耦合、把计算/I/O/HBM 存储分别成块，避免拆开交互最频繁的逻辑。