铜互连：大马士革工艺、低 K 介质与后端互连 BEOL 全解
更新时间：2026-09-24。本文是「集成电路大类 · 芯片设计」晶圆制造工艺系列的第 10 篇、收官篇。前 9 篇从硅片讲到前端制造 FEOL——FEOL 结束时晶圆上已有几十亿个晶体管，但它们彼此孤立、不通电。把这些器件连成电路、再连到焊盘和封装的全部金属布线，称为 BEOL（Back End of Line，后端互连），主角就是铜互连。
本文要回答的问题
- BEOL 后端互连干什么？芯片的金属连线有多少层、什么结构？
- 为什么 130 nm 节点前后全行业从铝布线换成了铜？铜好在哪里、难在哪里？
- 铜为什么不能像铝那样先沉积再刻蚀成形？大马士革、双大马士革工艺是怎么绕开这个难题的？
- Ta/TaN 阻挡层、铜种籽层、电镀填充、铜 CMP 各解决什么问题？
- 通孔（via）是什么？M1 到 Mn 十几层金属怎么一层层叠起来？
- 为何铜必须配低 K/超低 K 介质？RC 延迟、电迁移与黑金刚石是什么？
一、BEOL 是什么：把几十亿个孤立器件连成电路
芯片制造按先后分三段：FEOL（前段）造晶体管，MOL（Middle of Line，中段）做器件接触，BEOL（后段）做金属互连。FEOL 完成后，晶圆表面是一层平坦的介质，每个晶体管的源、漏、栅都埋在下面，只留下微米级的接触点。从这里往上，还要堆叠 5～15 层金属（先进手机 SoC 常见 12～15 层），每层金属内部是平面布线，层与层之间靠**通孔（via）**垂直连接，最终汇聚到顶层最厚的电源轨和焊盘上。
| 结构 | 位置 | 作用 |
|---|---|---|
| Contact（接触孔） | 器件到第一层金属 | 钨填充，把晶体管电极引出，见薄膜沉积 |
| M1～M3（底层金属） | BEOL 下部 | 线最细、最密，连标准单元内部和短距离信号 |
| 中间层金属 | BEOL 中部 | 模块内总线、时钟分配 |
| 顶层厚金属（AP 等） | BEOL 上部 | 电源/地网格、时钟干线、I/O，又厚又宽走大电流 |
| Via（通孔） | 相邻金属层之间 | 垂直铜柱，实现层间连接 |
| Al pad / 凸点下金属 | 最顶部 | 连焊盘、封装 |
理解 BEOL 的关键认知是：导线不是在真空中走线，而是埋在介质里的。每一层都是「介质绝缘层 + 嵌在其中的铜线 + 连通上下的铜通孔」的三明治。芯片越快、晶体管越多，互连既要提供海量信号通道，又不能自己成为速度和功耗的瓶颈——这正是铜互连要解决的全部问题。
FEOL 和 BEOL 之间还有 MOL（Middle of Line，中段工艺）：先进节点的接触孔不直接连 M1，而是先经一层紧贴器件的钨或钴细金属（CA、M0）引出源漏栅。本篇为叙述方便把它并入「从器件到第一层金属」讨论。
二、为什么从铝换成铜：电阻率与电迁移的双重胜利
从集成电路发明到 1990 年代末，布线金属一直是铝（Al）。铝的优点是好加工：可以先溅射铺满，再用光刻和等离子刻蚀直接把不要的铝刻掉，留下导线，最后沉积层间介质填平，工艺直觉而成熟。但随着尺寸缩小，铝的两个短板越来越致命。
第一是电阻率。铝的体电阻率约 2.7 μΩ·cm，铜约 1.7 μΩ·cm——铜低了将近 40%。导线越细，电阻越大，而互连的信号延迟由电阻 R 和寄生电容 C 的乘积 RC 决定。到 0.25 μm 以下，互连 RC 延迟已经超过晶体管本身的门延迟，成为芯片提速的主要障碍。换成铜，同样的线宽电阻直接下降，或者在同样的电阻目标下可以用更细的线、提高布线密度。
第二是电迁移（Electromigration，EM）。电流本质上是电子的定向流动，电子在金属里不断撞击金属原子，把动量传给原子，密度高到一定程度，原子会被顺着电子流方向「推着走」。导线某处的原子被搬空就出现空洞（开路），堆积处则鼓起小丘（相邻线短路）。铝的电迁移失效在大电流密度下很突出；铜原子的扩散激活能更高、晶界更稳定，抗电迁移寿命通常高出铝一到两个数量级，允许更高的电流密度。
| 维度 | 铝互连（Al-Cu 合金） | 铜互连 |
|---|---|---|
| 体电阻率 | 约 2.7 μΩ·cm | 约 1.7 μΩ·cm（低约 37%） |
| 抗电迁移 | 较弱，需掺铜、加缓冲层 | 显著更强（寿命高 1～2 个数量级） |
| 成形方式 | 沉积铝 → 光刻刻蚀出线条 | 先刻介质槽/孔 → 填铜 → 磨平（大马士革） |
| 量产节点 / 介质 | 0.13 μm 以前，SiO2/FSG | 130 nm（1999 年 IBM 首发）至今，低 K/超低 K |
铝最大的优势是「可刻蚀」：而铜的卤化物沸点极高、常温下几乎没有挥发性，铜无法用常规干法刻蚀精细成形。想用铜，就必须发明一条反过来的工艺路线，这就是大马士革。
三、大马士革与双大马士革：先挖坑，再填铜，最后磨平
**大马士革工艺（damascene）**的思路来自古代大马士革的金属镶嵌术：不在金属上刻线条，而是先在介质里挖出沟槽（trench），把铜填满整个表面，再把介质表面以上多余的铜磨掉，槽里剩下的铜就是导线。金属成形的任务从「刻金属」变成了「刻介质」——而 SiO2、低 K 介质的刻蚀是现成的成熟技术，难题被巧妙地转移了。
真正的量产主力是双大马士革（dual damascene）：一次金属化同时做出「通孔 + 上一层金属沟槽」两件结构，铜一次填满、一次 CMP 完成，少一次沉积和抛光，界面也更少。
这张流程图概括了一层铜金属化的全部动作。两个细节决定了为什么必须四件武器配合：一是双大马士革有 trench-first、via-first 等集成顺序，靠一层很薄的刻蚀停止层控制终点，让通孔底部恰好落在下层铜线上又不刻伤它；二是第 3 步阻挡层和种籽层必须沿深孔侧壁连续不断，否则电镀要么长不上、要么铜渗漏中毒。
这层 **刻蚀停止层（etch stop）**是关键薄膜：介质做成「下层介质 / 薄层 SiN 或 SiCN / 上层介质」的夹心，刻通孔时一旦接触停止层，刻蚀选择比让进度骤然刹车，保证孔深一致；停止层还兼任铜的盖帽和扩散阻挡，一身三职。先进节点为压低电容，也用 Co、Ru 等金属盖层替代部分介质停止层。
正是这条「介质先成形、铜只填进预挖空间」的反转路线，让铜在 130 nm 节点得以量产。它还带来一个意外好处：铜被介质和阻挡层紧紧箍住，机械约束让电迁移行为比裸露的铝线更可控——前提是所有界面都做好。
四、阻挡层与种籽层：TaN/Ta 双层 + 一层薄铜
铜有个铝没有的麻烦：铜在硅和大多数介质里扩散极快。微量铜扩散进硅会形成深能级复合中心，让晶体管漏电失效，称为铜中毒。因此沟槽底部和侧壁必须先被一层致密阻挡层完全包裹。
工业标准是 PVD 或 ALD 沉积的 TaN/Ta 双层：TaN（氮化钽）紧贴介质，阻断铜扩散；Ta（金属钽）在其上，与铜润湿性好，让种籽层贴得稳。两层加起来通常只有 2～5 nm。7 nm 以下通孔深宽比超过 10:1，PVD 的视线效应（见薄膜沉积）无法保证侧壁连续，阻挡层逐渐改用 ALD TaN 或 Co、Ru 等新材料。
阻挡层之上再 PVD 约 20～50 nm 的铜种籽层（seed layer）：电镀要求被镀表面导电，这层连续贴壁的薄铜就是电镀的电极和生长模板。种籽层在深孔侧壁断裂，电镀就长不合拢、留下空洞；孔口堆积太厚又会提前封口。先进节点也在用 ALD/CVD 铜或 Ru 直接电镀替代部分 PVD 种籽层。
五、电镀铜：自下而上的超等角填充
铜的填充不靠溅射、不靠 CVD，而用电化学电镀（ECP，Electrochemical Plating，也称 ECD）：晶圆浸入含硫酸铜（CuSO4）、硫酸、氯离子和多种有机添加剂的电镀液，晶圆加负电成为阴极，电解液中的铜离子在种籽层表面得到电子还原成金属铜；阳极是铜球，不断溶解补充铜离子。
电镀的核心难点是无空洞填充亚微米深孔。如果各处铜长得一样快，孔口面积大、铜先在口部合拢，把电镀液封在孔里，内部必然留下空洞。解决办法是配方里的三类有机添加剂协同作用：
| 添加剂 | 作用 |
|---|---|
| 加速剂（accelerator，含硫有机物） | 吸附在铜表面促进沉积，在孔底小面积内被浓缩，让孔底长得最快 |
| 抑制剂（suppressor，聚乙二醇类） | 与氯离子配合吸附在表面、尤其孔口和平面，强烈抑制沉积 |
| 整平剂（leveler，含氮大分子） | 富集在高电流密度的凸起处抑制生长，让整片表面沉积后平整 |
三者竞争吸附的结果是著名的超等角（superfilling / bottom-up）填充：孔底最快、侧壁次之、孔口最慢，铜从底部往上长，把液体和气泡一路赶出，实现零空洞。填满后铜在晶圆表面形成一层覆盖铜（overburden），表面已相当平整——但还必须交给 CMP。
量产用喷泉式电镀机（fountain plater）：晶圆正面朝下扣在旋转支架上，电镀液从下方中心喷到晶圆中央、靠离心力扫向边缘，保证大直径晶圆上铜离子等浓度、气泡被带走。晶圆边缘电流天然偏大，要用屏蔽电极（thief electrode）分流，否则边缘铜高出一截会连累 CMP。
六、铜 CMP：把导线「磨」进介质里
电镀之后，介质沟槽完全被表面覆铜埋住。**铜 CMP（化学机械抛光）**要磨去多余铜和阻挡层，只保留槽内铜，并在介质表面精确停住。机理与介质 CMP 相同：氧化剂先把铜氧化成较软的氧化层，磨料颗粒刮走，露出新铜再氧化，循环往复（详见 CMP 与平坦化）。
工艺窗口极窄，通常分三步：高去除率磨掉大块覆铜；换浆液磨铜露出 Ta；再用能磨 Ta/介质的浆液清掉阻挡层、停在介质上。两类典型缺陷：
- 凹陷（dishing）：宽铜线被多磨下去一截，导线变薄、电阻升高；
- 侵蚀（erosion）：铜线密集区介质被成片磨薄，区域下沉。
应对上除浆液选择比和终点检测，还靠 DFM 规则布置 dummy 铜（冗余金属），让铜密度处处均匀——这就是版图空白区大量不连线铜方块的由来。CMP 后铜与介质严格共面，立即沉积盖帽层（SiN/SiCN，先进节点用 Co/Ru）封住铜面，只在通孔位置与上层铜接触，既防扩散也抑制电迁移。
七、通孔与多层金属：十几层铜是怎么叠起来的
单层大马士革只是一块砖，真正的互连系统是十几层这样的砖叠起来的大厦。下图给出多层金属与通孔的截面关系。
这张图有三个值得解读的工程事实。其一，线宽自下而上递增：M1 最细（最先进节点间距仅几十纳米），顶层金属厚度可达底层十几倍，专走电源和全局信号；每层各有一套掩模和大马士革循环，一层不平整就无法在上面光刻，所以每层 CMP 都是堆叠的前提。
其二，通孔必须精确咬合：via 下端落在下层铜线顶面、上端接进上层沟槽，偏差稍大就接触不良或断路。via 可单根连接，也可串成 via chain 跨越多层；电源网格用密集 via 阵降低电阻。via 电阻偏大或缺失是良率分析中最常见的互连缺陷之一。
其三，层数是用钱和密度换来的：层数越多布线拥塞越好解决，但每加一层就多一整套沉积、光刻刻蚀、阻挡/种籽/电镀、CMP，成本和良率风险线性上升。所以层数是工艺平台的关键卖点：同代工艺高性能版比低功耗版多几层金属。
长连线的 RC 延迟随线长近似平方增长，一根横跨芯片的细线延迟可能超过几十个门，因此物理设计会插入反相器中继器（repeater）把长线切成几段；时钟树优先走高层厚金属压低偏斜（skew）；电源/地在顶层铺成正交网格，经密集 via 阵逐层下沉控制 IR drop。设计签核里的寄生 RC 提取、串扰、电源完整性，背后都是这堆铜线。
八、低 K 介质：铜的另一半革命
换铜降低了 R，但 RC 延迟里还有 C。相邻导线之间、层与层之间隔着绝缘介质，寄生电容与介质的**介电常数 K（相对介电常数）**成正比：K 越低，电容越小，RC 延迟越短、动态功耗越低、线间串扰越轻。因此铜量产的同时，层间介质从 SiO2（K≈4.0）开始一路走低，两者是绑定的一场革命。
| 介质代际 | 材料 | K 值 | 引入节点（大致） | 代价 |
|---|---|---|---|---|
| SiO2 | 氧化硅 | 4.0 | 传统工艺 | 基准 |
| FSG | 掺氟氧化硅 | 3.5～3.7 | 180/150 nm | 略疏松 |
| 低 K（dense low-K） | 掺碳氧化硅 SiCOH | 2.7～3.0 | 130/90 nm | 机械强度下降 |
| 超低 K（ULK） | 多孔 SiCOH（引入纳米气孔） | 2.2～2.5 | 45/32 nm | 又脆又松，怕 CMP/封装应力 |
| 空气隙（air gap） | 局部空腔，K≈1 | ≈1～1.5 | 先进节点局部使用 | 工艺复杂、强度差 |
需要注意：签核里用的是**有效 K 值（effective K）**而非材料本身的 K。导线侧面是层间介质、顶面是盖帽层，提取工具算出的是加权等效 K，所以即使用 K=2.2 的 ULK，层间有效 K 往往仍在 2.7～3.0——减薄盖帽层、空气隙只做在两线之间，都是冲着有效 K 的优化。
降 K 的主要手段是「造孔」：空气的 K=1，孔越多 K 越低，但空气不提供机械强度。K 降到 2.3 以下的介质又脆又软，CMP 时易磨裂分层，等离子体还会损伤孔壁使 K 反弹（plasma damage）。工艺上用紫外热固化（UV cure）增强骨架、金属硬质盖层、优化 CMP 压力等补救。先进 3D 封装中微凸点把巨大应力压在超低 K 层上，超低 K 与封装的协同已是芯片能否用住的关键。
九、可靠性：电迁移、应力迁移与黑金刚石
铜互连决定了芯片能不能工作十年，而不只是出厂时是好的。除前述电迁移外，还有几类必须通过考核的失效机制（车规可靠性要求更严）。
电迁移（EM）在铜里有自己的特点：铜在大马士革结构里被阻挡层和盖帽层完全包住，原子主要沿顶面（铜/盖帽层界面）和晶界扩散。失效过程是：电子流把铜线一端的原子搬走形成 void（空洞），空洞长大到切断整个截面时电阻骤升、电路开路。
这张图把两类失效的位置和治理手段放到一起：EM 空洞出现在电子流上游（阴极侧），小丘在下游；SM 的 via void 总挂在通孔与下层铜交界处，由热应力驱动。对策包括：用 Co/Ru 金属盖层「焊死」顶面扩散通道，EM 寿命可提高数倍；版图上限制最大电流密度、加宽电源走线；制造上通过电镀后退火形成大晶粒、减少随机晶界扩散通道。
应力迁移（Stress Migration，SM）：铜与介质热膨胀系数差很多，晶圆从工艺温度回到室温时铜受到巨大静水压，在通孔附近慢慢拉出空洞，无电流也会发生，用高温存储和温度循环考核。
量化考核靠寿命外推：在 250～300°C 和高电流密度下加速老化，用 Black 方程外推到结温 125°C 的使用条件，要求中位寿命远超产品寿命（消费级约 10 年，车规要求 15 年以上）。电源线电流方向恒定，最易积累单向 EM；信号线电流双向交变反而不易净流失，签核工具对两者分别建模。
工艺缺陷方面，**黑金刚石（black diamond）**本是应用材料公司一款低 K 介质的商品名，业界也用它泛指多孔低 K 损伤：等离子体把孔结构中的碳抽走，介质吸水、K 值升高、漏电增大，切片后发暗。其它高频缺陷还有电镀空洞（void）与缝（seam）、阻挡层断裂导致铜渗漏、CMP 凹陷侵蚀造成电阻漂移等。每类都对应 via chain 电阻、梳状漏电、EM 测试键等电学监控结构，在 WAT 和可靠性认证中逐批把关。
十、收官：一颗芯片，一条由十篇文章串起的产线
到这里，晶圆制造工艺系列的 10 篇就走完了（完整目录见下方列表）。一颗芯片的诞生是一条环环相扣的物理链，十步共享同一套底层逻辑：用光和刻蚀定义图形、用沉积和氧化填入材料、用 CMP 不断恢复平坦、用温度预算和良率约束贯穿始终。理解这条主线之后再看 FinFET、GAA、3D IC、chiplet 等新工艺，你看到的都不是陌生名词，而是这些基本工序在新结构上的重新组合。
晶圆制造工艺系列（10 篇）
- 从沙子到硅片：晶圆制造与拉晶
- 光刻原理：掩模、曝光与分辨率
- EUV 光刻：光源与量产难点
- 刻蚀：干法、湿法与各向异性
- 离子注入与退火激活
- 薄膜沉积：CVD/PVD/ALD 对比
- 氧化层生长与热预算
- 化学机械抛光 CMP 与平坦化
- CMOS 前端制造全流程 FEOL
- 后端互连 BEOL：铜互连与低 K 介质（本篇）
这一篇在知识体系里的位置
铜互连是制造线的终点，也是设计与制造的接口：布局布线 PnR 里布的每条线最终都落成某一层大马士革铜；寄生参数提取从真实铜截面和低 K 介质算出 RC，静态时序分析与功耗签核 IR drop/EM直接消费铜互连模型。封装对超低 K 的应力威胁可读芯片封装入门；互连如何延伸到 chiplet 之间，读Chiplet 与 2.5D 互连。
总结
铜互连是 BEOL 的核心：铜凭借比铝低约 37% 的电阻率和强一两个数量级的抗电迁移能力，从 130 nm 起成为布线金属，但铜无法干法刻蚀，于是用「先在介质中刻出沟槽和通孔、再填铜、最后 CMP 磨平」的大马士革/双大马士革工艺把成形任务转给介质；TaN/Ta 阻挡层防铜中毒、铜种籽层为电镀导电、添加剂调控的电镀实现自下而上无空洞填充、铜 CMP 去除余量并控制凹陷侵蚀；M1 到顶层十几层金属靠通孔垂直叠成互连栈，再配合从 SiO2 一路降到多孔超低 K（K≈2.2）的介质压低 RC 延迟，而电迁移、应力迁移与低 K 损伤则靠 Co 盖层、电流密度规则和可靠性测试键终身把关——这正是晶圆制造工艺系列十篇串起的整条产线的最后一环。