wire 和 reg 到底怎么选？reg 就是寄存器吗？

不是！这是最大误区。wire 是”连线”：用 assign 连续赋值驱动、或作为模块间连接，它不能在 always 块里被赋值。reg 是”变量”：只能在 always/initial 块里被过程赋值——但**reg 综合成什么取决于 always 块类型**：在 `always @(posedge clk)` 时序块里的 reg → 触发器（真寄存器）；在 `always @(*)` 组合块里的 reg → 只是 LUT 组合逻辑（这个 reg 只是语法上的临时变量）。记忆：wire = 一根线（assign 驱动），reg = 块内赋值的变量（时序块才成寄存器）。SystemVerilog 的 logic 是二合一，新手写 always_ff/assign 都能用，但规则不变：一个信号只能有一个驱动源。

8 位寄存器加了 1 为什么会出怪结果？

多是位宽/常数问题：①静默截断——Verilog 位宽不匹配时按左边位宽截断或补零，不报错。例如 `reg [7:0] a; a = 8'hff; a = a + 1'd1;` 结果 8'h00（255+1 溢出回绕，这是计数器正常行为）；但如果你期望得到 9 位结果 9'h100，就必须用 9 位变量；②常数没写位宽/进制——`16'd100` 是 16 位十进制 100，`8'h3f` 是 8 位十六进制 0x3f=63，`4'b1010` 是 4 位二进制；只写 `1` 默认为 32 位整数，参与运算时按 32 位算再截断，有时带来意外；③加法防溢出：结果位宽应足够（两 N 位数相加结果要 N+1 位），需要进位就把变量声明宽一位或显式拼接 `{cout, sum} = a + b;`。

有符号数怎么处理？为什么负数运算会错？

Verilog（尤其 Verilog-2001）默认所有 wire/reg 都是**无符号**，负数按补码存但运算按无符号解释：`reg [7:0] s = 8'hf6;` 存的是 -10 的补码，但 `s >>, 补符号位）才正确；②混合有符号/无符号运算整个表达式退化为无符号，要统一类型；③手写补码处理：知道位宽后负数 = 正值取反加 1，符号位是最高位，符号扩展用 `{{n{sign_bit}}, value}` 拼接；DSP 里定点运算大量涉及，见进阶定点数篇。原则：设计里一旦有符号数，全部相关变量统一 signed。

位选择、拼接、移位这些运算要注意什么？

①位选择/部分选择：`a[3]` 取第 3 位，`a[7:4]` 取高 4 位，注意左边是高位（[7:0] 表示 7 是 MSB）；越界选择读出 x/0；②位拼接 `{a, b}` 把多段拼成宽向量，常用于：组帧 `{4'hf, data}`、符号扩展 `{{8{sig}}, b}`（复制 8 份符号位）、加法进位 `{c, s} = a+b`；拼接两边位宽必须确定；③移位：` >` 逻辑右移高位补 0、`>>>` 算术右移高位补符号位（仅 signed 正确）；移位综合成连线（不占资源，只是线换位），变量移位（barrel shifter）占 mux；④位运算符（&|~^ 逐位）vs 逻辑运算符（&&||! 真假）别混，`&a` 是逐位与、`a && b` 是逻辑与返回 1 位。

FPGA 入门 13：Verilog 数据类型与运算——wire/reg、位宽、有符号

更新时间：2026-09-12。本文是 fpga/ 入门层第 15 篇。模块和端口见 module 与端口，两大范式见组合与时序逻辑，always 写法见 always 块与 case，定点有符号深入见进阶定点数与 DSP 设计。

本文要回答的问题

wire 和 reg 到底怎么选？为什么说「reg 不一定是寄存器」是 Verilog 第一大误区？
SystemVerilog 的 logic 解决了什么、又保留了哪条铁律？
4'b1010、8'h3f、16'd100 这些常量分别是几位、什么进制？只写一个裸 1 会被当成几位？
位宽不匹配时 Verilog 会怎么处理？为什么它「值错了却不报错」？
两数相加怎么保证进位不丢？{cout, sum} 的拼接为什么能救溢出？
Verilog 默认无符号，负数在硬件里怎么存？为什么 s 小于 0 的比较可能恒为假，signed 和 >>> 什么时候才起作用？
位选择、位拼接、移位、逐位与逻辑运算，各自综合成什么、有哪些易错点？
仿真里出现的 x 和 z 是什么意思，它们为什么往往指向「没驱动/没复位」？

读完本文，你应当能解释绝大多数「语法通过、结果不对」的新手问题，并且在写算术/位运算前主动核对位宽、符号与常量写法。

一、wire vs reg（最大误区）

	wire	reg
本质	一根连线	always 块内赋值的变量
驱动方式	`assign` 或模块输出	always/initial 块内
时序块里	—	→ 触发器（真寄存器）
组合块里	assign 连出	→ LUT（不是寄存器！）

关键：reg 不等于寄存器，组合 always 里的 reg 综合成 LUT。SystemVerilog 的 logic 二合一，但一个信号仍只能一个驱动。

二、位宽与常数

常量：4'b1010（二进制）、8'h3f（十六进制）、16'd100（十进制）；
位宽不匹配静默截断/补零，不报错：8'hff + 1 = 8'h00（回绕）；
要保留进位：{cout, sum} = a + b;，结果位宽 N+1；
位定义 [7:0]：左边是高位。

三、有符号与常用运算

verilog

logic signed [15:0] acc;        // 有符号: 比较/算术右移才对
{s_ext, b}  = { {8{b[7]}}, b};  // 符号扩展：标准 Verilog 为两层紧贴花括号 { {8{b[7]}} , b}（此处加了空格）
{c, s}      = a + b;            // 进位拼接
y           = x >>> 2;          // 算术右移(仅 signed 补符号位)

有符号数设计：相关变量全部统一 signed，混用退化为无符号；
&|^~ 逐位运算 vs && || ! 逻辑运算，别混；
常量移位综合成连线（免费），变量移位综合成 mux。

四、先建立「四值逻辑」：0、1、x、z

Verilog 的 1 位信号不是只有 0/1，而是有四种值，理解它们能解释大量仿真怪象：

0 / 1：确定的低/高电平；
x（unknown，未知）：这个值仿真器也无法确定是 0 还是 1，常见于未复位的 reg、未连接的输入、多驱动冲突（两个源一个驱 0 一个驱 1，结果为 x）；
z（high-impedance，高阻）：谁都没驱动这根线（悬空）或三态门被使能关闭。wire 默认初始就是 z；inout 端口释放时输出 z。

x 和 z 主要存在于仿真中：真实硬件上电时是某个确定的 0/1（只是你不可控），所以「仿真里是 x、上板却碰巧能跑」非常常见——但那只是运气好。看到 x 应当当成 bug 信号追根溯源（哪个 reg 没复位、哪个 input 没接）。还要注意x 会传播：参与运算会污染结果（x+1=x）；在 if 条件里，if(x) 既非真也非假，按假处理并可能产生与综合不一致的行为。比较时普通 == 遇 x 得 x，全等 === 才把 x/z 也参与比较（testbench 里常用，RTL 里不要用）。

五、wire / reg / logic 的精确区别

很多教材一上来就堆类型表，真正要记住的是「这个信号在哪里被赋值」这一条：

类型	在哪赋值	综合成什么
wire（net 网络类型）	`assign` 连续赋值，或被模块 output 驱动；可以多源做线与	一根连线
reg（variable 变量类型）	只能在 `always/initial` 过程块里赋值	取决于块类型：时序块→FF，组合块→LUT
SystemVerilog logic	assign、always_ff、always_comb 里都能赋	同 reg/wire 的映射规则，但默认单驱动，多驱动直接报错

关键澄清：reg 是「过程赋值变量」的语法概念，「寄存器（触发器）」是综合出来的硬件概念，两者不是一回事。判断有没有 FF，只看赋值是不是在时钟沿块里：

verilog

reg a, b;
always @(*)              a = x & y;   // 组合：a 是 reg 写法，但综合成 LUT，不是寄存器
always @(posedge clk)    b <= x & y;  // 时序：b 才是真正的触发器

SystemVerilog 的 logic 让你不用为「这个该写 wire 还是 reg」分神，但它不允许一根 logic 被两个源驱动（这正是它比老式 wire 更安全的地方）；真正的多源线与/三态仍要用 wire。新手工程可以全程用 logic + always_ff/always_comb，但务必理解背后的单驱动规则（见 module 与端口）。

六、位宽：Verilog「不报错」的重灾区

软件里整数溢出通常有运行时或编译器提示，Verilog 的位宽问题则静默发生：赋值/运算时按规则自动截断或补宽，全程不报错。必须自己保证位宽。

常量怎么读

位宽'进制数值，进制 b/o/d/h 分别是二/八/十/十六：

4'b1010：4 位二进制 = 十进制 10；
8'h3f：8 位十六进制 0x3F = 63；
16'd100：16 位十进制 100；
8'b1xxx_zz01：允许 x/z；下划线仅为可读性（16'h0a_f3 合法）；
裸数 1：当作一个至少 32 位的有符号整数（具体位宽随上下文扩展），在窄位宽表达式里可能引发意外的扩展，涉及比较/运算时建议写清位宽。

赋值截断与补宽规则

右边位宽大于左边：高位直接丢弃。reg [3:0] y; y = 8'hff; 后 y=4'hf，高 4 位悄悄没了；
右边位宽小于左边：无符号数高位补 0；
表达式里位宽不足会先做零扩展再算，可能导致你以为的「8 位比较」实际按更宽的位宽进行。

加法必须留进位

两个 N 位无符号数相加，和最大需要 N+1 位。想要进位，把结果声明宽一位并用拼接接住：

verilog

reg [3:0] a, b;
reg [3:0] s;
reg       cout;
// {cout, s} 拼成 5 位，正好装下 4+4 的全部结果
{cout, s} = a + b;

不接进位时 s = a + b 在 15+1 时回绕到 0（计数器这是正常的模 16，但做算术就是溢出错误）。减法/比较同理要想清楚位宽。乘法更明显：N×M 位乘法结果需要 N+M 位，窄了必丢高位——乘法通常交给 DSP（见进阶 DSP48 与算术）。

七、有符号数：默认无符号的坑

Verilog-2001 里所有 wire/reg 默认无符号。负数以补码形式存放，但运算/比较按无符号解释，于是：

verilog

reg [7:0] s;
s = 8'hf6;          // 位模式是 -10 的补码, 但 s 被当成无符号 246
if (s < 0) ...      // 永远为假：无符号数不可能小于 0

正确做法是显式声明符号类型（SystemVerilog 强烈推荐）：

verilog

logic signed [15:0] acc;      // 有符号累加器
logic signed [15:0] a, b;
logic signed [16:0] sum;      // 相加宽一位, 容纳符号扩展后的结果
sum = a + b;                  // 有符号加法, 自动符号扩展

要点：①一旦涉及负数，参与运算的所有操作数都要 signed，只要混进一个无符号数，整个表达式就按无符号算；②算术右移要用 >>>（补符号位），普通 >> 永远补 0；③符号扩展可用复制拼接，标准写法是两层紧贴花括号：高 8 位全部复制符号位 b[15]；④乘法两个 signed 相乘才得有符号积，一个 signed 一个 unsigned 会被当无符号。有符号定点是 DSP/滤波/神经网络的基础，见进阶定点数与 DSP 设计与入门定点数基础。

八、位选择、拼接、移位：综合成什么

位选择/部分选择：a[3] 取一位、a[7:4] 取高 4 位、a[0 +: 8] 从第 0 位向高取 8 位（变量下标时这种写法更安全，要求位宽恒定）。[7:0] 里左边永远是 MSB。越界选择在仿真读出 x，综合常按 0 处理。
拼接 {}：把若干定宽向量首尾相接。组帧 {4'hf, data}、进位 {cout, sum}、复制拼接用于符号扩展/赋全 1：{8{1'b1}} 得到 8 位全 1，{W{1'b0}} 得到 W 位全 0（参数化复位常用）。拼接各段位宽必须静态可知。
移位：<</>> 是逻辑移位（补 0），>>> 只在有符号操作数上才算术右移（补符号位）；左移 n 位等价乘 2ⁿ、右移等价除 2ⁿ（无符号取整）。常量移位综合成连线、不占逻辑（只是把位接到不同位置）；移位量是信号时综合成桶形移位器（mux 阵列），位宽大时占资源、有延迟。
逐位 vs 逻辑运算：& | ~ ^ 逐位作用在向量每一位（4'b1100 & 4'b1010 = 4'b1000）；&& || ! 只判断真假、结果 1 位。把 if ((a & b) == ...) 写成 if (a && b) 是经典错误。约化运算 &a（全 1 才 1）、|a（任一为 1）、^a（奇偶校验）在一根向量上很常用。
条件运算与 mux：assign y = sel ? a : b; 综合成二选一；?: 可以级联成优先 mux。

九、把「值不对」对号入座：高频错误速查

现象	根因	修法
计数器到某值后跳变/回卷点不对	位宽不够，提前在 2^W−1 回卷	按 `⌈log2N⌉` 加宽
加法进位永远看不到	结果与操作数同位宽，进位被截	`{cout,sum}=a+b` 宽一位
仿真里信号是红 x	reg 没复位、input 悬空、多驱动	补复位/接驱动/消多驱动
负数比较恒真/恒假	默认无符号，`<0` 无意义	全链路 signed
除 2 后负数变正的大值	用了 `>>` 补 0	signed + `>>>`
if 条件行为奇怪	把按位 & 当逻辑 &&	条件用 &&/约化
位拼接位宽报错	段宽不是常量/顺序写反	核对每段位宽与高低位顺序
常量一多结果就变	裸 1 按 32 位参与扩展	写定位宽如 `8'd1`
仿真过、上板错且无 x	无符号/位宽在边界条件出错	加边界测试（0、最大、溢出）

十、从数据类型看综合资源

理解类型与位宽，最终是为了能预估资源与时序：

一个 N 位时序 reg → N 个 FF；组合 reg（always @(*)）→ LUT；
常量移位/部分选择/拼接多为布线连接，几乎不耗逻辑；信号移位才耗 mux/LUT；
加法/减法用 LUT + 专用进位链，N 位加法约 N 个 LUT 量级且进位链路径长，是时序常见瓶颈之一；
乘法优先映射到 DSP 块，写进位宽足够的有符号/无符号积（见 DSP48 入门）；
大存储数组若按规则写成同步读，可推断成 BRAM，否则摊成大量 FF/LUT（见 BRAM 与分布式 RAM）。

写完一段算术逻辑，养成三问习惯：位宽够不够装下最大结果？符号类型全链路统一没有？常量移位还是变量移位、会占多少资源？ 这三问能在综合前就排掉大半数据通路 bug。

十一、自测要点与学习地图

自测：① 不看资料解释为什么组合 always 里的 reg 不是寄存器；② 给出 8'hff+8'd1 在 8 位和 9 位结果变量下分别是多少；③ 写 {cout,sum} 接 8+8 的进位；④ 说明 x 与 z 的区别、各自三个常见来源；⑤ 写出 8 位 −10 的补码，并说明为何要 signed 才能比较/算术右移；⑥ 判断 a & b 与 a && b 在 if 中的差异；⑦ 常量左移和变量左移综合结果有何不同。

学习地图：类型要放进 always 的语境理解——always 与 case、阻塞与非阻塞；算术落地到资源看 LUT 与 FF、DSP48 入门、BRAM；工程化的有符号运算看定点数基础与进阶定点数与 DSP 设计；用波形确认位级行为看仿真看波形。

十二、深入一点：net 与 variable 两个「世界」

Verilog 的数据类型看起来多（wire/reg、tri/wand/wor、integer/real、time），其实可以分成两大类，理解这个分类后就不必死记：

net 型（网络）：描述「元件引脚之间的连接」，最常用的是 wire，其余 tri/wand/wor 只是多驱动时的不同解析规则（tri 与 wire 功能相同，仅语义上标三态；wand/wor 在多源冲突时做线与/线或）。net 必须由连续赋值（assign）、模块输出驱动，本身不存储值——没有驱动时它是 z，而不是「保持上一次的值」。这正符合真实导线：没人驱动，电平不确定（高阻）。
variable 型（变量）：在过程块（always/initial）里赋值，两次赋值之间保持值，包括 reg、integer（至少 32 位有符号整数，testbench 常用）、real（双精度浮点，仅仿真）、time（64 位无符号，打印仿真时间用）。可综合设计里基本只用 reg（或 SystemVerilog logic），integer 在 for 循环变量、testbench 里用，real/time 不可综合。

之所以强调「保持值」：过程变量在没被赋值的分支会保持，这正是组合 always 漏分支会推断锁存器的语义根源（见意外锁存器）。而 wire 没有「保持」概念，只反映当前所有驱动源的结果。SystemVerilog 引入 logic，本质是「既能当 net 被 assign、又能当 variable 在 always 里用」的统一类型，并规定单驱动，让初学者少踩 wire/reg 选择的坑；但多源三态/线与仍必须显式用 wire。

复位初值与上电初值是两回事

testbench/仿真里，reg 若未在 initial 或复位里赋值，初值是 x；FPGA 上很多器件支持配置 bit 给 FF 一个上电初值，但可靠设计仍应写复位，尤其状态机、控制寄存器；
data path 的大流水寄存器有时为省布线只用配置初值不接全局复位，但那是有前提的工程取舍，入门阶段统一「该有确定初值的寄存器都进复位」；
复位策略（同步/异步、复位树）见时钟与复位。

十三、动手算：补码、溢出与符号扩展

把最容易混的几个数值问题用具体二进制走一遍（8 位）：

−10 的补码：+10=0000_1010，取反 1111_0101，加 1 → 1111_0110=F6。所以同一个 F6，当无符号是 246，当 signed 是 −10——位模式没变，变的是解释方式。
无符号溢出：FF + 01：1111_1111 + 0000_0001 = 1_0000_0000，8 位结果是 00、进位 1。丢掉进位得 0（模 256 回绕），接上进位才是 256。
有符号溢出：7F(+127) + 01 = 80(−128)，符号位从 0 翻 1，得到负数——加法器本身只做二进制加，是否「错」取决于你声明的符号与位宽。
符号扩展：把 8 位 signed F6(−10) 扩到 16 位，要把符号位（bit7=1）复制 8 份：FFF6，值仍是 −10；若错误地零扩展成 00F6，就变成 +246。Verilog 在两个 signed 操作数运算时自动符号扩展，手写则用两层紧贴花括号的复制拼接。
算术右移：F6 >>> 1（signed）= FB=−5（向负无穷取整）；同样位模式用 >> 得 7B=123，完全错误。

这五个例子覆盖了 DSP、滤波器、量化神经网络里绝大多数位级问题（见定点数基础）。建议在 testbench 里把它们打印出来亲眼验证一遍——位级直觉必须靠「算—看波形—对上号」建立。

一个可综合的有符号累加器模板

systemverilog

module acc #(parameter W=16)(
    input  logic               clk, rst_n, en, clear,
    input  logic signed [W-1:0] x,
    output logic signed [W:0]   y      // 多 1 位防累加溢出
);
    always_ff @(posedge clk or negedge rst_n)
        if (!rst_n)      y <= '0;
        else if (clear)  y <= '0;
        else if (en)     y <= y + $signed(x);
endmodule

注意：输入 x 是 W 位 signed，累加器 y 宽一位容纳长期累加；'0 是 SystemVerilog 的「全 0 任意位宽」字面量，复位最省心；$signed() 在混合表达式里强制按有符号解释。这个小模板几乎是所有 FIR/乘加结构的骨架（见 FIR 滤波器入门与进阶定点数与 DSP 设计）。

十四、仿真实验：用波形建立位级直觉

数据类型这类知识，光读规则很容易忘，最高效的是写一个 30 行的 testbench 造一张「真值表波形」（testbench 写法见 Testbench 与仿真，看波形见看波形基本功）。建议至少观察：

未复位 reg 与已复位 reg 上电瞬间的差别（x → 确定值）；
8 位加法在 255+1 时 sum 与 {cout,sum} 的不同；
同一 F6 在 signed/unsigned 下做比较、>>/>>> 的结果；
常量移位与变量移位在综合 schematic 里的差别（前者几乎是连线，后者是 mux 阵列）；
位拼接顺序写反后数据字节序的变化。

仿真器里常用辅助任务：$display/$sformatf 按 %b %h %d（配合 $signed）打印不同进制、$time 打印时间、$random 造激励（仅仿真）。把「同一位模式、多种解释」看清楚，是从「背语法」到「会算硬件」的分水岭。综合后再对照资源报表，确认 N 位寄存器确实是 N 个 FF、乘法有没有进 DSP（见 DSP48 入门），就能把类型/位宽/符号和真实电路彻底挂钩。

十五、避坑纪律：写算术逻辑前的检查动作

把本文所有知识点压成一份「落键前检查」，养成肌肉记忆后，值不对的 bug 会少一大半：

声明先想位宽与符号：这个量最大是多少？需要几位？会不会出现负数？一旦为负，相关变量、端口、中间值全部 signed，中途不要混入无符号。
常量写全三件套：位宽、进制、数值（例如 8'd1、16'h0a_f3），不要依赖裸整数的隐式扩展；比较常数也给定位宽。
加法结果宽一位、乘法结果宽两位：和用 N+1 位接（{cout,sum}），积用 N+M 位接；长期累加器再额外留裕量。
移位分清种类：除以 2 的幂，无符号用逻辑右移，有符号用算术右移并确认操作数真的是 signed；移位量若是变量，知道它会综合成桶形移位器并评估资源/延迟。
条件里用逻辑运算：if/while 条件用 &&、||、!；要把一根向量整体判零用约化 |v 或 v != 0，别把按位 & 当逻辑与。
复位给全：状态、控制、关键数据寄存器在复位中赋确定值；仿真看到第一个有效周期前出现 x，先回查复位。
仿真即文档：对边界值（0、最大正数、最小负数、全 1、回卷点）都给激励，把同一位模式按 signed/unsigned、按不同进制打印对照。

为什么「静默」是 Verilog 最大的性格特征

C/Python 在溢出或类型不匹配时多会报错、报警告或抛出异常；Verilog 的设计目标是精确描述硬件，而硬件里把 9 位值塞进 8 位寄存器，物理上就是高位那根线不接，截断是天经地义、无需报错的行为。理解这点，就不会期待工具替你抓位宽错误，而会主动在设计和仿真中验证。同样，wire 没人驱动就是高阻、reg 没复位就是未知，这些都是在如实反映硅片的物理状态。**工具不拦你，是因为这些在硬件上都「合法」；对不对，要靠你自己用位宽分析、符号约定和 testbench 保证。**这正是 FPGA 开发比纯软件更需要严谨的根本原因，也是后续学 STA、CDC、定点 DSP 时反复回到的基础。

最后用一条贯穿本文的主线收束：信号类型解决「谁驱动、是否保持」的问题，位宽解决「能不能装下」的问题，符号解决「这串 0/1 按什么含义解释」的问题，而 x/z、截断、补码、进位、算术移位这些现象，全都是同一块硅片在不同视角下的自然表现。新手之所以频繁遇到「值不对但不报错」，往往不是某条规则没背熟，而是写代码时脑子里只有「变量与运算」的软件模型，没有同步建立「导线、触发器、位向量、驱动源」的硬件模型。建议每写完一小段算术逻辑，就停下来在纸上标出每个信号的位宽、符号和驱动者，再用一个只覆盖边界值的短 testbench 验证；当你能在写代码的同时就说出它综合后是几根线、几个 LUT、几个触发器、有没有进位风险时，本文的目标就真正达成了。之后再进入 always 的两种范式与状态机，会顺畅得多。

十六、有符号与无符号：符号位是怎么一路传播的

reg [7:0] 和 reg signed [7:0] 占的是同样的 8 个触发器，区别只在"运算时怎么解释这 8 个比特"，但这一个解释方式的差异，会沿表达式一路传播，制造出大量"结果差一点点、又不报任何错"的 bug。要抓住三条规则。第一，Verilog 的普通线网和寄存器默认无符号，只有显式写了 signed 的变量，或有符号常量（如 8'shFF），才按补码解释。第二，一条表达式里只要混进一个无符号操作数，整条运算就按无符号进行比较和扩展——这是最反直觉的一条：一个 signed 信号和一个普通常量做比较，常量默认无符号，结果就可能整个翻转。第三，位宽扩展时，无符号数高位补 0，有符号数高位做符号扩展（复制最高位），两者在扩展到更大位宽后得到的值完全不同。

由此推出几条工程纪律。做 DSP、控制环路这类有符号运算时，端口和中间寄存器应统一声明成 signed，并且比较的常量也写成带符号形式，避免"一个无符号常量污染整条表达式"。不同符号类型相遇的边界，要么统一类型，要么用 $signed()、$unsigned() 显式转换，并在代码注释里写明为什么这样转。判断大小、判断正负不要凭最高位手写比较逻辑，而应交给有符号比较，手写位判断极易在边界处出错。仿真时务必包含负数输入和"跨零"样本（如 -2、-1、0、1、2），这类样本最容易暴露符号扩展错误。最后要记住：综合器不会因为你声明 signed 就额外加硬件，它影响的是加法器/乘法器外围的扩展与比较逻辑，资源代价几乎相同——所以"省不省资源"从来不是拒绝 signed 的理由，统一、明确的符号约定才是避免诡异数值问题的正道。

十七、初值、复位值与上电态：仿真与硅片的差别

新手常在声明 reg 的同时写一个初值，比如 reg [7:0] cnt = 8'd0;，然后发现仿真能跑、上板行为却未必如预期，这里必须分清仿真语义和综合现实。在仿真里，这个初值确实在时刻 0 生效；但在真实 FPGA 中，寄存器上电后的状态由器件的配置机制决定——现代 SRAM 工艺 FPGA（如 7 系列）可以把初值编进比特流、使寄存器配置为确定值，而这并非所有器件、所有流程都可依赖，跨平台、跨工艺时尤其不能把它当成唯一的状态来源。工程上保证系统从已知状态启动的标准手段仍然是复位：上电后由复位同步/异步电路把所有关键寄存器拉到确定值，逻辑再从这个已知态开始运行。

由此形成几条清晰的纪律。需要确定初态的控制寄存器（状态机当前态、计数器、使能、有效标志）应当在复位分支里显式赋初值，而不是只靠声明处的等号初值；数据通路里那些"第一个有效数据来了就会被整体覆盖"的寄存器可以不带复位，以省布线资源、改善时序。初值和复位值最好保持一致，避免"仿真从 A 态开始、上板复位后却进 B 态"这种仿综不一致。testbench 里也应先施加一段时间的复位再释放，模拟真实上电过程，否则一个从不在仿真中复位的 testbench，可能掩盖一大批上板才暴露的未初始化问题。至于 x（未知态），它是仿真独有的诊断工具：未被赋值、未被复位的寄存器在仿真里是 x，用来提醒你"这里上电态不确定"；而真实硅片上没有 x，物理触发器在上电那一刻非 0 即 1，只是你无法预测是哪一个。理解了这层对应，就会明白为什么"仿真里满屏红色 x"是必须在交付前消除的警告，而不是可以忽略的颜色。

还有一个与初值相关的实用调试技巧值得掌握：当仿真出现大面积 x 并沿电路扩散时，顺着 x 的传播链往回找，往往能一路追溯到某个从未被复位、也从未被有效赋值的源头寄存器，这比漫无目的地检查所有逻辑高效得多。需要强调的是，复位也不是越多越好——给每个数据流水线寄存器都加复位，会让复位网络扇出暴涨、占用更多布线资源并可能拖慢时序，业界的惯例是只复位那些"定义系统状态"的控制寄存器和状态寄存器，而让纯数据通路寄存器靠第一次有效传输自然被覆盖。把复位当作"确定从哪个已知状态开始运行"的机制，而不是"所有寄存器一律清零"的肌肉记忆，你就在资源、时序与可靠性之间找到了更专业的平衡点。

常见坑对照

坑	后果	正确做法
以为 reg 就是寄存器	误解组合逻辑	看 always 块类型
8 位加法不存进位	溢出丢位	结果宽一位+拼接
默认无符号比较负数	比较恒错	统一 signed
位宽不匹配	静默截断无报错	显式核对位宽
用 >> 右移有符号数	高位补 0 出错	signed + >>>
逻辑与写成按位与	条件判断错	&& 用于 if 条件

一句话总结

数据类型两条铁律：①wire 是连线（assign 驱动）、reg 是 always 块内赋值的变量——但 reg 不等于寄存器，时序 always(posedge clk)里的 reg 才综合成触发器，组合 always(*)里的 reg 只是 LUT；②位宽不匹配时 Verilog 静默截断/补零、绝不报错，所以常数要写清位宽进制（8'h3f、16'd100），加法结果要比操作数宽一位防溢出（{c,s}=a+b）。有符号数是另一大坑：默认无符号，负数虽按补码存储但比较/右移会按无符号错算，一旦涉及负数相关变量全部声明 signed 并用 >>> 算术右移、复制运算符做符号扩展（形如 { {n{sign}} , x}，标准写法两层花括号紧贴）。再加上位拼接 {}、位选择 [7:4]、逐位 & vs 逻辑 && 的区分——"值不对但不报错"的新手问题十有八九出在这几处。

上一篇：15 module 与端口｜下一篇：17 always 块与 case ｜ FPGA 系列目录

入门

进阶

专家

FPGA 入门 13：Verilog 数据类型与运算——wire/reg、位宽、有符号 ​

本文要回答的问题 ​

一、wire vs reg（最大误区） ​

二、位宽与常数 ​

三、有符号与常用运算 ​

四、先建立「四值逻辑」：0、1、x、z ​

五、wire / reg / logic 的精确区别 ​

六、位宽：Verilog「不报错」的重灾区 ​

常量怎么读 ​

赋值截断与补宽规则 ​

加法必须留进位 ​

七、有符号数：默认无符号的坑 ​

八、位选择、拼接、移位：综合成什么 ​

九、把「值不对」对号入座：高频错误速查 ​

十、从数据类型看综合资源 ​

十一、自测要点与学习地图 ​

十二、深入一点：net 与 variable 两个「世界」 ​

复位初值与上电初值是两回事 ​

十三、动手算：补码、溢出与符号扩展 ​

一个可综合的有符号累加器模板 ​

十四、仿真实验：用波形建立位级直觉 ​

十五、避坑纪律：写算术逻辑前的检查动作 ​

为什么「静默」是 Verilog 最大的性格特征 ​

十六、有符号与无符号：符号位是怎么一路传播的 ​

十七、初值、复位值与上电态：仿真与硅片的差别 ​

常见坑对照 ​

相关与延伸 ​

一句话总结 ​

FPGA 入门 13：Verilog 数据类型与运算——wire/reg、位宽、有符号

本文要回答的问题

一、wire vs reg（最大误区）

二、位宽与常数

三、有符号与常用运算

四、先建立「四值逻辑」：0、1、x、z

五、wire / reg / logic 的精确区别

六、位宽：Verilog「不报错」的重灾区

常量怎么读

赋值截断与补宽规则

加法必须留进位

七、有符号数：默认无符号的坑

八、位选择、拼接、移位：综合成什么

九、把「值不对」对号入座：高频错误速查

十、从数据类型看综合资源

十一、自测要点与学习地图

十二、深入一点：net 与 variable 两个「世界」

复位初值与上电初值是两回事

十三、动手算：补码、溢出与符号扩展

一个可综合的有符号累加器模板

十四、仿真实验：用波形建立位级直觉

十五、避坑纪律：写算术逻辑前的检查动作

为什么「静默」是 Verilog 最大的性格特征

十六、有符号与无符号：符号位是怎么一路传播的

十七、初值、复位值与上电态：仿真与硅片的差别

常见坑对照

相关与延伸

一句话总结