混合键合 SoIC：铜-铜直接键合的无凸点 3D 堆叠工艺全解
更新时间：2026-09-25。本文是「集成电路大类 · 芯片设计」先进封装系列的一篇。前面我们讲过引线键合、倒装芯片与晶圆级封装，也讲过 2.5D 与 chiplet 和3D IC、TSV 与散热。那些方案里，芯片之间的垂直连接靠焊料凸点；而本文的主角——混合键合（hybrid bonding），台积电称其产品化为 SoIC（System on Integrated Chips）——把凸点整个拿掉，让一片芯片的铜焊盘直接「长」在另一片芯片的铜焊盘上，节距从几十微米压到个位数微米，是当下密度最高的 3D 堆叠工艺。
本文要回答的问题
- 混合键合到底「混合」了什么？没有焊料、没有压力，两片硅怎么粘到一起？
- 表面活化、室温贴合、退火这三步各自完成什么？为什么对位精度必须优于 100 nm？
- 和微凸点键合相比，混合键合在节距、互连密度、RC 和功耗上领先多少？
- 什么叫面对面（F2F）连接？为什么两片芯片之间可以 TSV-less，但连出封装仍要 TSV？
- SoIC 为什么总要和 CoWoS-L 组合出货？AMD MI300A 是怎么叠的？
- 为什么堆叠前必须确认每片都是 KGD（已知合格芯片）？热和翘曲又卡在哪里？
- HBM4 与 3D SRAM 为什么把混合键合当作下一代路线的前提？
一、微凸点走到头：为什么必须拿掉焊料
倒装芯片靠 C4 焊球把 die 连到基板，3D 堆叠把这个概念缩小成微凸点（microbump）：上下两片 die 各自长出直径十几到二十几微米的铜柱加焊料帽，回流时焊料熔融咬合。HBM3 的 DRAM 堆叠用的就是约 40 μm 节距的微凸点，AMD 第一代 3D V-Cache 也是微凸点加 TSV 方案。
微凸点的缩放有三个绕不开的物理限制。其一，焊料靠表面张力成形，凸点越小，熔融后桥接短路和塌陷越难控制，业界普遍认为焊料微凸点的经济极限在 20～30 μm 节距附近。其二，铜柱、焊料帽、底部凸点金属（UBM）层层叠加，每个凸点本身占去十几微米高度，堆叠的垂直互连是一根又细又长的柱子，电阻和寄生电容都不小。其三，凸点之间必须填 underfill 树脂，节距越小填料越难流动，空隙和分层风险越高。
而算力芯片对带宽的胃口没有上限：HBM4 要把接口从 1024 bit 拓宽到 2048 bit，AI 加速器希望把 SRAM 直接堆在计算核上面。这要求每平方毫米上万个、甚至十几万个垂直互连——微凸点给不出这个密度。
衡量这件事还有一个更直接的指标：带宽密度（bandwidth density），即单位长度 die 边缘或单位面积上能提供多少 Tbps。微凸点时代 die 到 die 的带宽密度约 0.3～1 Tbps/mm，先进封装的目标是 10 Tbps/mm 量级；互连密度上不去，PHY 再强也是空中楼阁。答案是彻底换路线：不要焊料、不要凸点，让铜和铜、介质和介质在原子尺度上直接键合。顺带一提，混合键合并不是新发明——CMOS 影像传感器早在十多年前就用 W2W 混合键合把像素层与逻辑层叠在一起，只是这两年它才被搬到高性能计算和存储的大舞台上。
二、键合界面：铜-铜连接与介质键合同面完成
「混合」二字指的就是两种键合同时发生在同一平面上：两片 die 的 BEOL 表面都被铜互连 CMP 磨成原子级平坦的镜面，表面上既有嵌在介质里的铜 pad，也有铜 pad 之间的介质区。贴合之后，铜 pad 与铜 pad 之间形成铜-铜金属键合承担电连接，介质与介质之间形成共价键承担机械粘接和绝缘——没有任何第三种材料夹在中间。
这张图值得逐行解读。介质键合是「先发」的一步：经过等离子活化的介质表面富含悬挂键，两片超平坦表面在室温下轻轻接触，范德华力先把它们吸住，随后界面发生聚合反应形成 Si-O-Si 之类的共价键，不需要加热、也不施加压力。铜-铜键合则是「后成」的一步：刚贴合时铜 pad 其实被刻意做得比介质面略低几纳米，两片铜并不接触；送入约 250～300°C（不同厂商标称 200～350°C 不等）退火后，铜的热膨胀系数远大于介质，铜受热鼓起、互相挤压，原子沿晶界扩散，最终焊成一体。
正因为铜面之间初始有间隙、靠退火时的膨胀咬合，业界也把这种结构称作**凹陷 pad（recessed pad）**设计。它对表面状态的要求近乎苛刻：粗糙度需控制在亚纳米量级（通常要求 RMS < 0.5～1 nm），任何颗粒、铜的凹陷侵蚀超标或残留有机污染，都会在界面留下纳米空洞，导致开路或粘接失效。
三、工艺流程：活化、贴合、退火三步与两种来料形态
完整的混合键合流程可以概括为六步：① 两片 die 各自完成 BEOL 并把表面 CMP 到镜面；② 等离子体（常用氮等离子）对介质表面活化，产生亲水的悬挂键；③ 去离子水冲洗、甩干，界面以水膜介导对准贴合；④ 室温下表面吸附成键，晶圆对或芯片对被初步固定；⑤ 批量退火，铜膨胀扩散形成金属键合；⑥ 背面减薄、制作 TSV 和再布线，进入后续封装。
来料形态有两种，设备选型、良率模型乃至成本结构都因此完全不同，必须在产品定义阶段就先选清楚：
| 形态 | 过程 | 优势 | 代价 |
|---|---|---|---|
| W2W（wafer-to-wafer） | 整片晶圆对整片晶圆键合 | 对位最精（可达 ±50 nm 以内）、通量高、界面最干净 | 要求两片晶圆 die 尺寸相同，坏 die 对坏 die 浪费大 |
| C2W（chip-to-wafer） | 已知合格 die 逐片贴到基底晶圆 | die 尺寸可不同、可挑 KGD、良率高 | 需要高精度贴片机，对位与颗粒控制更难 |
W2W 适合两片同尺寸晶圆的对称堆叠（如影像传感器、3D SRAM 同构层），C2W 适合把小 chiplet 堆到大基底 die 上（SoIC 的主力形态，也是高良率异构集成的首选）。对位精度之所以是硬门槛，是因为铜 pad 直径只有 1～3 μm：两片 pad 错位 100 nm 以上，接触面积就显著缩水，电阻升高甚至开路；台积电公开的 SoIC 路线要求对准精度优于 0.5 μm 量级，业界先进 C2W 设备（如 BESI/ASM、应用材料方案）宣传指标已进入 ±200 nm 以内，实验室逼近 ±50 nm。
四、混合键合 vs 微凸点：节距、密度与 RC 的代差
两种技术最直观的差距是节距，而节距平方反比地决定互连密度。
| 维度 | 微凸点键合（microbump） | 混合键合（SoIC / Foveros Direct） |
|---|---|---|
| 连接材料 | 铜柱 + 焊料帽（SnAg）回流 | 铜-铜直接扩散键合，无焊料 |
| 量产节距 | 约 40～55 μm（HBM3 约 40 μm） | 约 9 μm（SoIC 现行），路线图 6 μm、4.5 μm |
| 互连密度（量级） | 约 400～600 个/mm² | 约 1.2 万个/mm²（9 μm 节距），4.5 μm 时近 5 万个/mm² |
| 单连接电阻 | 约 10～30 mΩ（含焊料与 UBM） | 约 1 mΩ 以下，低一个数量级 |
| 对位精度要求 | 5～10 μm | 优于 100～500 nm |
| 粘接/绝缘 | underfill 树脂填充 | 介质直接共价键合，无 underfill |
| 键合温度 | 回流约 240～260°C | 室温贴合 + 250～300°C 退火 |
| RC 与功耗 | 互连功耗高，信号要驱动大电容 | 电容大幅下降，互连能耗可降 2～5 倍 |
| 代表产品 | HBM3、第一代 3D V-Cache | AMD MI300A、HBM4 路线、3D SRAM |
以 9 μm 对 40 μm 节距粗算，互连密度提升约 20 倍；若走到 4.5 μm 节距，则是约 80 倍。更短的连接、更小的焊盘电容，意味着信号翻转能耗显著下降、单位带宽需要的 PHY 面积和功耗同步收缩——这正是「把存储堆到计算旁边」从昂贵奢侈品变成可量产方案的关键。
五、3D 堆叠结构：面对面、TSV-less 与整体栈形
混合键合最常见的取向是面对面（Face-to-Face，F2F）：两片 die 都把有 BEOL 金属层的正面朝内对贴，铜 pad 直接咬合。于是两片 die 的顶层金属在键合面上短兵相接，信号走的路径只有几微米长的铜 pad——在键合界面这一段，完全不需要 TSV，这就是所谓 TSV-less 的片间连接。
但 TSV 并没有整体消失：堆叠体要连到封装基板、要供电、要引出 I/O，仍需把堆叠减薄后从某片 die 的背面打 TSV，贯穿硅体连到正面金属。
这张图传达三个结构事实。第一，键合面是纯粹的电连接平面，可以在整片 die 上铺满 pad 阵列，带宽不受 die 边缘 I/O 环限制。第二，TSV 只出现在「堆叠对外」的路径上，数量和成本压力因此减轻。第三，混合键合解决的是 die 与 die 的纵向关系，而 die 堆与 HBM、基板之间的横向扩展仍交给 CoWoS 这类 2.5D 平台——两者是叠加而非替代关系。
六、产品组合：SoIC 叠在 CoWoS-L 上
台积电把混合键合产品分为 SoIC-P 与 SoIC-X 两类：SoIC-P 面向最高性能，把多片有源 die 面对面直接键合；SoIC-X 面向更小外形，键合后在 die 内制作 TSV 直接对外。但无论哪一类，键合完成的 3D 堆叠通常还要再贴上 **CoWoS（先进节点上多为带 RDL 桥接的 CoWoS-L）**中介层，与 HBM 并排互连、再连到封装基板。客户买到的是「SoIC 3D 堆叠 + CoWoS-L 横向扩展」的组合。
最典型的落地产品是 AMD 的 Instinct MI300 系列：MI300A 把多片 Zen CPU die 和 GPU 计算 die 通过混合键合直接叠在一片大尺寸 I/O 底座 die 上，再整体置于 CoWoS 封装中并搭配 HBM，CPU 与 GPU 之间因此获得统一内存和超高互连带宽；MI300X 则把计算 die 与 HBM3 在 CoWoS 上横向铺开。对标的技术路线还有 Intel 的 Foveros Direct 与三星的 SAINT 堆叠平台，工艺内核一致：铜-铜 + 介质的无凸点键合。
七、KGD：键合之前，每一片都必须是好的
3D 堆叠把良率问题变得尖锐：若两片 die 各自良率 90%，叠两层的组合良率只有约 81%，叠到 8 层就跌到约 43%。混合键合还是不可逆工艺——键合、退火之后无法拆开返修，任何一片坏 die 都会葬送整组堆叠和上面已投入的全部工序。因此进入键合机的必须是 KGD（Known Good Die，已知合格芯片）：die 还在晶圆上或刚切下时，就要通过接近封装级完备度的测试，包括全速功能测试、老化（burn-in）、甚至冗余修复。
实践中的配套手段包括：键合前用探针台做全速及高温测试（probe 损伤需控制）；存储类 die 用冗余行列修复后再交付；优先采用 C2W 而非 W2W，用「好 die 贴好 die」避开整片键合的良率连坐；可测试性设计为裸 die 提供自测试和内建自修复；建立 die 级数据追溯，按电学性能分 bin 匹配堆叠。KGD 测试成本本身不低，这也是混合键合目前只用于高价值产品的原因之一。
八、热、翘曲与界面缺陷
把芯片上下贴身绑定，电性能受益的同时也带来三类新挑战。
热是头号难题。3D 堆叠中上层 die 的热量不能直接流向封装外壳，要穿过硅层、键合界面、下层 die 才能到达散热器；多层堆叠时中间层 die 几乎被两侧热源夹住。好在铜-铜键合界面本身导热性远好于焊料加 underfill，但整体热设计仍需微流道散热、热感知布局、限制热点叠放（详见 3D IC 与散热和热感知设计）。
翘曲与应力来自多材料热失配。不同 die 的硅厚度、铜密度、介质材料不同，退火和后续温度循环中膨胀不一致，会把整片堆叠拉弯，影响对位和后续贴片。铜 pad 密度不均还会造成 CMP 后局部凹陷，使部分 pad 在退火后接触不上。工艺上靠统一的版图密度规则、dummy pad 填充、对称叠层和严格的减薄控制来压制。
界面缺陷包括颗粒造成的纳米空洞、铜扩散异常导致的界面电阻漂移、退火不足的虚接等。一片键合表面只要落上一个微米级颗粒，周围一大圈都无法贴合，因此键合必须在洁净度等级极高的真空或超净环境中进行。缺陷检测上，键合后要用声学扫描显微镜整片排查未贴合区，用切片和 TEM 检查铜界面是否真的连续扩散，电学上则靠键合后首批测试结构的四端电阻、菊花链开路率给每批晶圆把关。
成本侧还有一个现实问题：混合键合设备和超净键合环境的投资极高，CMP、对位、退火任何一环波动都会拖累良率，因此目前混合键合产品集中在 HBM、AI 加速器这类高溢价场景；中低端封装仍将长期使用微凸点和普通倒装，两条路线会长期并存而非一夜替代。
九、路线意义：HBM4 与 3D SRAM 的共同前提
混合键合被产业选中，是因为两条最关键的路线都卡在互连带宽上。
其一是 HBM4。HBM3/3E 仍以微凸点堆叠 8/12-Hi 的 DRAM die；到 HBM4（2026 年前后量产），接口拓宽至 2048 bit、速率推向 8 Gbps 以上、堆叠走向 12-Hi 和 16-Hi，微凸点节距和功耗都难以为继，主流存储厂规划用混合键合替代，让更多、更薄的 DRAM die 以更小间距叠高，同时缩短到逻辑底座 die 的连接。
其二是 3D SRAM。先进工艺上 SRAM 位单元缩不动、占 die 面积又大，业界规划把多层 SRAM 阵列通过混合键合直接堆在逻辑计算 die 上方，演示方案已出现 6～12 层甚至更多层的堆叠，目标是把数百 MB 的大容量缓存放在距计算核几十微米之内，用近存计算打破「算力强、喂不饱」的内存墙。传统片外访存一次存取的能耗是一次片上运算的上百倍，把缓存纵向拉近省下的不仅是延迟，还有大笔数据搬运功耗。结合 UCIe 与 2.5D 的横向拆分，「横向 chiplet + 纵向混合键合」正在成为下一代 AI 芯片的基本形态。
从这个视角看，混合键合不只是一项封装工艺，更像是给摩尔定律续命的路径：当晶体管平面微缩的性价比越来越差，产业转而在第三个维度上堆叠晶体管和存储，而混合键合提供的正是这条第三维度上密度足够高、成本可接受的「垂直走线」。
这一篇在知识体系里的位置
混合键合是封装工艺与铜互连 BEOL 的交汇点：键合面上的铜 pad 就是用大马士革和 CMP 做出来的。想看纵向连接的上一代方案，读3D IC、TSV 与散热和引线键合、倒装芯片；想看横向多 die 组织，读 Chiplet 与 2.5D 互连和UCIe 2.5D 专题；它服务的终端场景是 HBM 物理接口，良率和测试的根基在 DFT 与压缩测试。
总结
混合键合 SoIC 是拿掉焊料凸点的 3D 堆叠工艺：两片经 CMP 磨到亚纳米粗糙度的 die 表面上，铜 pad 与介质同面排布，先经等离子表面活化、在室温下贴合让介质形成共价键，再以约 250～300°C 退火使铜热膨胀、扩散咬合形成铜-铜连接；现行约 9 μm 节距、路线图走向 6 μm 和 4.5 μm，互连密度比约 40 μm 节距的微凸点高出约 20 倍，单连接电阻降到 1 mΩ 以下、互连能耗下降数倍，代价是对位精度必须优于 100～500 nm 且必须采用 KGD 逐片筛选；面对面取向让片间连接 TSV-less，仅在堆叠对外处保留 TSV，成品以「SoIC 键合 + CoWoS-L 横向扩展」组合出货（如 AMD MI300A），而热密度、翘曲和界面纳米空洞是主要挑战——正是它让 12/16-Hi 的 HBM4 与 6～12 层的 3D SRAM 近存堆叠成为下一代 AI 芯片可量产的物理基础。