工艺节点真相：7nm 并不等于栅长 7 纳米，节点数字是怎么脱钩的
更新时间：2026-09-25。买手机看发布会，厂商总把「首发 3nm 芯片」挂在嘴边，仿佛 3nm 是一条刻在硅片上的真实线宽。事实是：今天任何一颗标称 7nm 的芯片，硅片上都找不到一根 7nm 的栅极；3nm、2nm 同理。这不是造假，而是一套沿用了半个世纪、早已和物理尺寸脱钩的命名惯例。本篇是「集成电路大类 · 芯片设计」入门层（beginner） 的一篇正文，配合 摩尔定律与工艺节点 阅读效果最好，产业分工背景见 无晶圆与晶圆代工：Fabless、Foundry 与 IDM。
本文要回答的问题
- 早期的「1 微米」「0.35 微米」节点，数字和硅片上的真实尺寸是什么关系？
- 节点名从哪一代开始不等于栅长？为什么行业要保留这个名不副实的数字？
- 台积电、三星、Intel、格芯都叫「7nm」，它们的密度差距有多大？
- 不看营销数字，工程师用哪些硬指标衡量一个工艺代的真实水平？
- 听到「3nm 量产」「2nm 流片」的新闻，普通人该怎么判断含金量？
一、节点名曾经是一份「物理说明书」
要理解今天的混乱，先看它当年多诚实。1970 年代到 1990 年代的平面 CMOS 时代，每两三年出一个新代，代际名就是工艺中最细那条线的尺寸：英特尔 1989 年的 80486 用 1μm 工艺，其栅长（晶体管栅极在电流方向上的长度，记作 Lg）真的约 1μm；后来 0.8μm、0.5μm、0.35μm，每一代栅长和金属线的最小半间距（half-pitch，相邻两条同层金属线中心距的一半）几乎同步缩小，节点数字约等于这两者。
那时节点名是一份可以直接换算的物理说明书：看到 0.35μm，就知道栅长 0.35μm 上下、工作电压约 3.3V、工艺里最小的特征尺寸就是 350nm。缩小节点带来的收益也干净利落——晶体管面积按 0.5 倍缩减（线性尺寸打七折，面积打对折），速度更快、功耗更低，一片晶圆切出的 die 更多，单位成本下降。
那套节奏在教科书里叫等比例缩小原则（Dennard scaling）：1974 年 IBM 的 Dennard 等人提出，如果把晶体管的所有尺寸和工作电压同时按一个系数缩小，电场强度保持不变，那么晶体管速度按系数提升、功耗密度保持恒定。也就是说，缩小不仅让芯片更便宜，还同时换来更快和更省电，三个好处一次性兑现。1980—1990 年代的产业路线表（早期由业界共识、后来由国际半导体技术路线图 ITRS 编制）就是一张「每两到三年所有数字一起打七折」的表格，节点名是这张表最自然的行标题。这就是 摩尔定律与工艺节点 描述的黄金年代——节点名诚实，是因为整个行业真的在照着同一张物理表走路。
二、脱钩从 130nm 开始：半间距与栅长分家
裂痕出现在 1990 年代末。工程师发现一个便宜的提速办法：栅长可以比最小金属线宽缩得更快。栅长缩短直接提升晶体管开关速度，而金属间距受光刻和互连电容约束，缩起来更难。于是从 250nm、180nm 开始，工艺里出现两个节奏：金属半间距按部就班，栅长单独冲刺。
到 130nm 节点（约 2000—2001 年量产），所谓「130nm」实际只对应金属半间距，物理栅长已经做到约 70nm。90nm 节点的栅长约 50nm，65nm 节点约 35nm。也就是说，节点名从栅长的实测值退化成了「这一代工艺大致相当于等比例缩小路线表上的第几个格子」。行业之所以不改口，是因为节点名早已是 EDA 工具、设计规则、产业链上下游沟通的通用坐标——改名字的成本远大于容忍歧义。
这里还有一个反常识的细节：光刻设备的光源波长早就「不够用」了。量产主力的深紫外（DUV）干式光刻机波长是 248nm 和 193nm，却要靠分辨率增强技术和后来的浸没式光刻（在镜头和硅片之间加水，等效波长缩短到约 134nm）加工 90nm、65nm 乃至 45nm 的图形；再往下的多重曝光，等于把一层图形拆成几次曝光拼出来。线宽不再由「光的波长除以某个系数」简单决定，而是光学、材料、图形补偿共同塑造的结果，这也让「最小特征尺寸」这个概念本身变得模糊。
图中 130nm 那一跳是分水岭：在此之前节点名是尺子，在此之后节点名是座位号。而一旦大家接受「节点名只是路线图格子的标签」，格子标签该贴几，就从物理问题变成了商业问题。
三、FinFET 之后，命名彻底变成营销标签
2011 年英特尔在 22nm 节点首发三栅极（Tri-Gate）立体晶体管，其他厂商在 16/14nm 节点跟进为 FinFET（鳍式场效应管），器件结构突变让「等比例缩小对照表」彻底失焦。具体表现为三件事。
第一，同一个数字对应不同结构。英特尔 22nm 是 FinFET，台积电 28nm 却是平面工艺；台积电和三星的 16/14nm FinFET，物理尺寸和密度大致同代，却因为台积电想强调「相对 20nm 的延续性」、三星想强调「新一代」，一个叫 16、一个叫 14。第二，跨代名字被跳过。有的厂商直接从 20nm 跳到 16nm，从 10nm 跳到 7nm，跳号本身没有物理依据，只是市场节奏。第三，对标改名。英特尔的 10nm 在密度上实际接近台积电的 7nm，后来干脆把后续 10nm 增强版改名为「Intel 7」，用名字对齐竞品的数字。
更晚近的 3nm、2nm 时代，台积电 N3 仍是 FinFET，三星 3nm 已换成 GAA 纳米片结构，而两者下一代才分别进入 N2 和 SF2；至于 A16、A14 里的 A，以及「18 埃（18A，即 1.8nm）」这种新单位，本质上都是在节点数字快不够用时发明的新标签。
再看一组具体的命名错位。台积电在 N5 与 N3 之间插入过 N4——结构、间距几乎没变，只是重新优化的版本，名字却跨了一个数字；三星有 8LPP，工艺代落在 10nm 体系内，却以「8」命名方便宣传；英特尔 2021 年一次性把 10nm Enhanced SuperFin 改名 Intel 7、把 7nm 改名 Intel 4，并预告 Intel 3、Intel 20A、Intel 18A，等于公开承认「节点名是可以为市场重新定义的」。各家在同一张牌桌上各报各的数字，消费者如果按数字大小直接比较，就正好落入了命名游戏。器件层面的细节可看 FinFET 与 GAA：先进节点的器件结构 和 FinFET、GAA 与先进节点的影响。
四、同名不同命：三家厂的「7nm」差多少
既然数字不是尺子，直接对比同名节点最能暴露差距。下面把 2018—2020 年间三家主流代工厂的 7nm 级工艺放在一起（密度为业界公开估算，随单元库、IP 类型和统计口径不同而浮动，因此给区间；数据来源为 WikiChip 等公开资料整理）：
| 厂商与节点 | 量产约 | 器件/光刻 | 逻辑密度 MTr/mm²（公开估算） |
|---|---|---|---|
| 台积电 TSMC N7 | 2018 | FinFET，DUV 多重曝光，N7+ 引入 EUV | 约 91~97 |
| 三星 Samsung 7LPP | 2019 | FinFET，部分层 EUV | 约 65~95（口径差异大） |
| Intel 10nm（后改名 Intel 7） | 2018 起爬坡 | FinFET | 约 100 |
| 格芯 GF 7LP | 取消（2018 年宣布无限期暂停） | 规划 FinFET | 无量产数据 |
这张表说明三件事。其一，英特尔的「10nm」密度反而高于多数「7nm」，名字更小的工艺不一定更密——这也是英特尔后来改名的直接动因。其二，三星 7LPP 的估算密度区间拉得很宽，因为不同来源用的密度单位（高密度库 vs 典型库、逻辑密度 vs 含 SRAM 的综合密度）并不一致，这本身就提示读者：看到单一密度数字先问统计口径。其三，格芯在 2018 年放弃 7LP，说明先进节点已经不是想做就能做的游戏，玩家从十家收缩到三家，产业背景见 无晶圆与晶圆代工：Fabless、Foundry 与 IDM。
再往前一代同样精彩：台积电 16FF+ 密度约 28 MTr/mm²，三星 14LPP 约 32，格芯 14LPP 约 29——名字小一档的三星确实略密，但三者差距远小于「14 对 16」这个名字给人的直觉。到了 N5/5LPE 一代，公开估算的台积电密度约 130~138 MTr/mm²、三星约 97~110，差距拉得比 7nm 时代更开；这也是为什么「同为 5nm 手机芯片，续航和发热却能差出一档」——同样的数字背后，晶圆厂给的地基并不一样。
顺便回答一个常见疑问：为什么厂商不干脆按真实栅长命名？因为栅长在同一颗芯片里就有很多种——高性能区用长栅，低漏电区用短栅，SRAM 里又是另一个尺寸；何况 130nm 之后栅长本来就比节点名小得多。没有任何一个单一尺寸能代表一代工艺，行业于是将错就错，把节点名彻底变成了商标。
五、真正该看的硬指标
扔掉节点数字后，工程师用一套可测量的参数给工艺「验明正身」。
1. 晶体管密度 MTr/mm²（每平方毫米百万管）。这是综合指标，但要区分三种口径：高密度逻辑库（HD，数字最小、最密）、高性能库（HP，管子大、速度快、更占面积），以及 SRAM 阵列密度（存储单元极其规整，密度天然远高于逻辑）。同一家厂的 N5，逻辑密度和 SRAM 密度能相差一倍以上，比较时必须口径对口径。
2. CPP 与 MMP。CPP（contacted poly pitch，接触多晶硅间距）是相邻两个晶体管栅极的最小中心距；MMP（minimum metal pitch，最小金属间距）是最底层金属线的最小中心距。两者决定了晶体管在两个方向上的占地步长，是光刻能力最直接的证据。公开整理中，台积电 N7 的 CPP 约 57nm、MMP 约 40nm；三星 7LPP 的 CPP 约 54nm、MMP 约 46nm——步长结构不同，各有所长，单看任何一个都不能定胜负。
3. 单元高度（tracks 数）。标准单元的高度用能放进几条布线轨道来表示，如 7.5T、6T。轨道越少，单元越矮、密度越高，但布线拥堵、性能折损，是密度与可布通性的折中。
4. 器件结构与「每个晶体管几条通道」。平面（planar）→ FinFET 鳍片 → GAA 纳米片（nanosheet），每一代用更强的栅极包围换取漏电控制；FinFET 时代看每个管子用几鳍（2-fin/3-fin），GAA 时代看每个器件叠几片纳米片（典型 3 片）。这些结构参数与节点名无关，却是性能和功耗的来源。
5. 供电与互连的代际变化。先进节点普遍引入背面供电（backside power delivery，把电源线搬到硅片背面，正面只走信号线），以及新的接触材料、低电阻金属。这些改动不体现在节点数字里，却决定了在高频率下还能不能喂饱晶体管。
6. 设计生态的成熟度。同样的工艺，PDK（工艺设计套件）是否完善、标准单元库是否齐备、IP 供应商支持多深，直接决定设计公司敢不敢用。先进节点的真实门槛从来不止在晶圆厂的设备里，也藏在上千家 EDA、IP、封装公司共同搭起的生态里——这也是后来者即使买到同款光刻机，也难以在短期内追平的原因之一。
理解这些指标后还要建立一个预期：不同代之间的进步越来越不均匀。早期每代密度接近翻倍；进入 7nm 之后，新节点的典型逻辑密度提升常在 1.6~1.8 倍，而 SRAM 密度提升更小、有时几乎停滞——因为 SRAM 单元是模拟性质很强的最小电路，缩小受失配限制。所以「新一代手机 SoC」里 CPU 核心可能明显缩小，片上缓存的单位面积收益却有限，整机密度提升是个加权结果，而不是节点数字暗示的那种整齐翻倍。
六、一套不被数字忽悠的判据
把上面的指标收成看新闻时可以直接使用的四条判据。
第一，节点数字只做代际排序，不做跨厂比较。同一家厂 N5 比 N7 先进，可以信；台积电 N3 和三星 3GAA 谁更强，数字不回答，查 MTr/mm² 和实测。第二，比密度先对口径。看到「密度提升 70%」，问一句是 HD 库还是 HP 库、纯逻辑还是含 SRAM、相对自家哪一代；营销稿里最常见的手法就是用最有利的口径对比竞品最不利的口径。第三，看结构代际比看数字重要。3nm 节点上 FinFET 对 GAA 是实质差异，它影响漏电、可调驱动强度和未来演进，比「3」这个数字更值得关注；反过来，名字跨了一代但结构、CPP 几乎没变的「半代节点」（各种 N7P、N4P、8+ Gen 式命名），本质是优化版而非新代。第四，看量产事实：量产时间、已流片的客户名单、晶圆产能，比发布会 PPT 诚实。格芯 7LP 的例子提醒，宣布过的节点可能永远不会量产；一个节点有没有大规模出货，是它真实成色的最终判据。如果想再进一步，可以留意同一节点被几波客户连续采用：第一代客户多在试产、良率和设计规则都在磨合，等第二、三批大客户跟进、衍生版本（如 N7P、N4P）铺开时，工艺才算真正成熟稳定——首发抢的是名声，成熟度带来的成本与良率红利往往落在跟进者手里。
还有一类容易混淆的宣传口径值得单独点破：「性能提升 X%」「功耗降低 Y%」通常附带着前提，比如在同一频率下对比、在特定电压下对比、或是拿新品和两年前的旧节点对比。脱离前提的百分比和节点数字一样，只提供情绪不提供信息。养成追问「相对于谁、在什么条件下」的习惯，比记住任何一张参数表都管用。
最后给个直觉锚点：当代先进工艺里，晶体管的物理栅长普遍在 12~20nm 一带，FinFET 鳍片宽度约 6~8nm，纳米片厚度约 5nm。下次再看到「2nm 芯片」，你就知道——2nm 量的不是芯片上任何一根线，而是营销坐标系上的下一个座位号；真实进步要看那些不响亮但可测量的数字。节点数字会继续变小，埃（A）之后或许还会冒出新单位，但只要手里这套硬指标不换，数字的花样再多也晃不到你。
这一篇在知识体系里的位置
本篇属于芯片设计入门层的产业与工艺认知，回答「新闻里的节点数字到底什么意思」。向规律读，接 摩尔定律与工艺节点 理解缩小路线的来龙去脉；向产业读，接 无晶圆与晶圆代工：Fabless、Foundry 与 IDM 理解为什么节点名会沦为竞争工具；向器件深读，接 FinFET 与 GAA：先进节点的器件结构 和 FinFET、GAA 与先进节点的影响。掌握「节点名是座位号、密度才是真实身高」这一条，就拿到了阅读所有先进工艺新闻的防伪标。
总结
工艺节点的数字在 130nm 之前约等于真实栅长与半间距，此后栅长率先缩小、节点名退化为代际格子号，FinFET 时代起更彻底成为各家自定的营销标签：台积电、三星、Intel 同名节点密度相差可达三分之一，格芯甚至取消了 7nm；因此不要比较数字本身，而要用同口径的 MTr/mm²、CPP/MMP、单元轨道数、鳍片与纳米片结构以及真实量产案例来衡量工艺水平——记住今天「3nm」芯片上没有任何一根 3nm 的线，那只是路线图上的座位号。