芯片 IO 规划基础：电源对数、信号完整性、ESD 与引脚复用
本篇是芯片设计入门线里讲「芯片和外部世界怎么接线」的一课。前面 芯片设计流程全景 把从规格到流片的整条链路走了一遍，IO 规划（IO Planning）就是其中「物理设计早期就要拍板、之后几乎改不动」的那一环。如果你日常玩的是 FPGA，那你在 XDC 里写的每一条
PACKAGE_PIN约束，本质上就是在芯片厂商已经做好的 IO 规划之上做一次「再分配」——理解了芯片侧的 IO 规划在管什么，回头看引脚约束会豁然开朗。
本文要回答的问题
- 芯片 IO 规划到底管哪几件事？为什么说它是「流片后改不动」的决策？
- 电源/地引脚的对数是怎么估出来的？多加几对只是浪费吗？
- 高速信号对引脚位置、相邻走线有什么要求？信号完整性（SI）在引脚层面怎么留裕量？
- ESD 保护电路为什么要贴着 IO 摆？它占的面积和压降谁来买单？
- 一个物理引脚怎么复用成 GPIO、I2C、SPI 好几种功能？复用矩阵怎么排才不打架？
- FPGA 的引脚约束和芯片 IO 规划是什么关系？哪些是 FPGA 用户能做主的，哪些是厂商已经定死的？
一、IO 规划管什么：一张概念图先立住
刚入门时很容易把 IO 规划理解成「给每个信号挑个引脚编号」，其实这只是最后一步的登记动作。真正的 IO 规划要同时回答四类问题：电从哪进（电源/地网络）、信号怎么进出（引脚分配与走线）、芯片怎么不被静电打死（ESD 保护）、以及一根引脚怎么当几根用（功能复用）。这四件事互相牵制——高速信号想靠边摆，可 ESD 和保护环也要占边；电源对数想省，可同步开关噪声（SSN）一上来信号就抖。
读这张图的方式很简单：四个分区对应四本账，任何一根引脚的最终位置都是四本账同时签字的结果。只看「信号进出」分区去排引脚，排到一半就会发现电源对数不够、或者 ESD 器件没地方放，只能推倒重来——这就是为什么 IO 规划要和 floorplan（布图规划）绑在一起做，而不是综合完之后随手填表。
下面这张分层图把上面四类问题放回芯片的真实物理结构里看：信号从封装焊球（ball）进来，经过键合线或凸点（bump）落到 IO ring 上的 IO cell，再穿过 ESD 保护，最后才到内核逻辑。IO 规划排的就是中间那一圈。
读这张图抓住一条主线：任何一个外部信号进内核之前，物理上必须依次穿过「封装 → IO cell → ESD → 复用矩阵」四级。每一级都要占面积、都引入延迟、都有电气约束——IO 规划的工作就是在这一圈上把四级的位置一次排对。图上没画出来但同样重要的是：这一圈在版图里是贴着芯片边缘的「环」，内核再大一圈，环的周长就长一截，能放的 IO 才多几个，这就是所谓 pad-limited 与 core-limited 的分界（芯片面积被 IO 环撑大还是被内核撑大）。
二、电源与地：对数不是拍脑袋，是算出来的
新手最常见的疑问是：为什么一颗小小的 MCU 也有七八对 VDD/VSS？答案藏在一个公式里：当 N 个 IO 同时翻转（同步开关输出，SSO），每个驱动器都要在几纳秒内从电源轨抽一股电流，封装键合线和片上走线都有寄生电感 L，电流突变 di/dt 会在电感上压出 L·di/dt 的电压尖峰——这就是地弹（ground bounce）和电源跌落。尖峰一大，接收端的高低电平判决就可能出错，内核电压也会被拉得抖动。
电源/地对数的工程估算口径大致是：数出同时翻转的 IO 数量 N、单个驱动器的瞬态电流 I、允许的电源噪声预算 ΔV，再代入封装/键合线的等效电感，反推出需要多少对电源/地把瞬态电流分摊到噪声预算以内。算出来 12 对，就不会只放 8 对去赌运气。除了数量，位置同样讲究：
| 决策点 | 经验做法 | 为什么 |
|---|---|---|
| 内核电源 vs IO 电源 | 分成独立电源域（VDD 与 VDDIO） | 内核 0.9V/1.2V，IO 要 1.8V/3.3V 电平；分开后内核噪声也不污染 IO |
| 电源对摆放 | 高速 IO 组旁边就近放地 | 给返回电流一条短回路，地弹最小 |
| 去耦电容位 | 封装基板/PCB 上按电源对预留 | 高频瞬态电流由电容就近供给，不走长键合线 |
| 模拟/PLL 电源 | 单独引脚 + 独立滤波 | 数字开关噪声会通过共享电源轨串进时钟，抖成 jitter |
这张表对应到 FPGA 世界也很好认：打开任何一颗 FPGA 的数据手册，都能看到密密麻麻的 VCCINT、VCCO、GND 引脚，而且按 bank 分组——那是厂商替你把这盘账算完了。你在 XDC 里能挑的只有信号引脚，电源引脚一个都不能动，原因就是它们的位置是当年 IO 规划阶段按 SSN 预算定死的。
三、信号完整性：高速 IO 对位置是有洁癖的
信号完整性（Signal Integrity，SI）关心的是波形到达接收端时还是不是原来那个形状——反射、串扰、衰减都会让它变形。片内和封装级的 SI 细节留给 封装与 SI/PI 专题，这里只抓 IO 规划阶段必须让路的三条。
第一，高速信号要靠边、靠参考面。 走线越短，寄生越小；有连续地平面相邻，返回路径才不绕路。所以 DDR、PCIe、SerDes 这类接口在 IO 环上必须整组贴着芯片对应边缘排，引脚顺序还要和 PHY 内部通道一一对齐，避免走线交叉。
第二，差分对必须成对、等长、相邻。 差分信号靠两根线的电压差传输，抗共模干扰的前提是两线「遭遇」完全相同——一长一短、一近一远，差分就退化成单端。IO 规划阶段要把每对 P/N 钉死在相邻位上，后面封装和 PCB 设计才有等长绕线的余地。
第三，快信号和慢信号、输出和输入要分组隔离。 一组 32 位的 SDRAM 数据总线同时翻转，就是 32 个噪声源；如果中间夹着一根敏感的复位输入，被串扰打一下就可能误触发。做法是把 IO 环按功能切成若干「bank」，高速输出集中、敏感输入单独放，bank 之间用地和电源对隔开。
这三条在 FPGA 侧同样有镜像：FPGA 的引脚按 bank 划分、每个 bank 有独立的 VCCO 电平，DDR 布线指南要求数据组落在同一个 bank 内——这些约束不是工具刁难你，是芯片 IO 规划留下的「既成事实」，约束文件只是照着念。真机层面的写法见 XDC 引脚约束入门 和 XDC 引脚与时序约束实战。
把两边的自由度摆在一起对照，能更清楚地看到「哪些事是硅片出厂那天就定死的」：
| 决策项 | ASIC（自己做芯片） | FPGA（用别人的芯片） |
|---|---|---|
| 引脚总数/封装选型 | 自己定，受成本与 pad-limited 约束 | 选型时定，之后不可改 |
| 电源/地对数与位置 | 按 SSN 预算自行估算、自行摆放 | 厂商已定死，一个都不能动 |
| 信号引脚分配 | 全自由，但要对 SI/ESD 负全责 | 在可用 GPIO 里挑，受 bank 规则限制 |
| IO 电平标准 | 每类 IO cell 选型即定 | 每 bank 用 VCCO 配置，可改 |
| 复用矩阵 | 自己设计复用寄存器 | 用厂商固化功能 + IP 核软复用 |
| 改错代价 | 一次流片几百万、几个月 | 改 XDC 重新布局布线，分钟级 |
这张表也是学 IO 规划的现实意义所在：绝大多数读者一辈子不会去流片，但几乎每天都会和「别人做好的 IO 规划」打交道——看懂厂商为什么这么排，引脚冲突、电平不匹配、bank 不够分这类问题就从「玄学报错」变成「可读的设计意图」。
四、ESD 与可靠性：保护器件必须贴着 IO 摆
人体摸一下芯片引脚，静电放电（ESD）瞬间可以带出几千伏的脉冲。CMOS 栅氧层只有几纳米厚，几十伏就打穿，所以每个 IO cell 旁边都必须有 ESD 保护电路——典型做法是一对钳位二极管把引脚电压钳在电源轨附近，再由轨间的泄放器件（bigFET 或 RC clamp）把能量放掉。
这里有一个位置上的硬约束：ESD 器件必须紧贴它保护的 IO。脉冲沿极陡，走线哪怕长几十微米，寄生电感上的 L·di/dt 就足以让保护器件「还没导通，内核已经烧了」。所以 IO 规划里 ESD 不是可选项，是和 IO cell 绑死的一套版图单元。另外两项常驻开销也顺带记住：
- 闩锁（latch-up）防护环：CMOS 工艺里寄生的 PNPN 结构一旦被触发会形成低阻通路烧芯片，guard ring 就是围着 IO 和内核的一圈「隔离壕」，占的是实打实的环面积。
- 电平兼容与耐压：3.3V 的 IO 能不能容忍 5V 输入（5V-tolerant），取决于保护器件和栅氧的选型，选型定了一次流片就改不了。
这些保护的代价是面积和寄生电容——ESD 二极管往引脚上一挂就是几百 fF，高速 SerDes 为此要做专门的低电容保护结构，这又是高速 IO 比普通 GPIO 贵的原因之一。
五、引脚复用：一根引脚当几根用的艺术
封装引脚数是有硬顶的（BGA 球数受封装尺寸和间距限制），而 SoC 想引出的外设功能常常翻几倍，于是引脚复用（pin muxing）成了标配：物理引脚后面挂一个多路选择器，软件写寄存器选当前是 GPIO、I2C 还是 UART。复用矩阵的设计有三个典型坑。
坑一：复用冲突。 同一根引脚被 I2C 和 SPI 抢，只能二选一。所以复用矩阵排布时要保证「常用组合」可共存——比如「调试串口 + JTAG」必须任何时候都能同时引出，否则板级调试会抓瞎。SoC 模块怎么划分、哪些接口该引出去，和 SoC 模块划分原则 是一体两面的问题。
坑二：启动期默认态。 上电复位到软件配好复用寄存器之间有个窗口，引脚默认处于什么状态，直接决定外接器件会不会被误驱动。boot mode 选择脚、Flash 配置脚必须在复位期就确定功能，不能等软件。
坑三：电气属性跟着功能走。 同一个引脚当 I2C 用要开漏加上拉，当 SPI 用要推挽，当 ADC 输入用要把数字保护全关掉。复用寄存器切的其实是 IO cell 里一整组模式位，不只是数据通路。
在 FPGA 世界里，这个复用矩阵换了个名字出现在你面前：Vivado 里引脚冲突导致的 DRC NSTD-1/UCIO-1 报错，本质是厂商的复用规划（哪些引脚是配置专用、哪些是多功能）和你的分配打架。想看一份可以直接抄的约束写法，Vivado XDC 约束模板实验 把引脚、电平、时序三类约束按模板整理好了。
六、这一篇在知识体系里的位置
本篇是芯片设计入门线「芯片如何对外接线」的底盘：向上，它承接 芯片设计流程全景 里物理设计阶段的那一环；横向，它和 SoC 模块划分原则 共同决定一颗 SoC 的对外接口形态，与 封装与 SI/PI 分别管「环上排布」和「封装/板级电气」；可靠性侧的细节（DFT 扫描链怎么接 IO、低功耗域怎么隔离 IO）延伸到 DFT 可测性设计 和 UPF 低功耗设计。对 FPGA 读者，本篇是 XDC 引脚约束入门 背后那张「厂商已经画好的图」——读懂 IO 规划，你写约束时就知道哪些自由度是你的、哪些是硅片出生那天就定死的。
一句话总结
芯片 IO 规划就是在流片前一次性拍板「电从哪进、信号怎么进出、静电怎么防、一根引脚怎么当几根用」四本账：电源/地对数按同步开关噪声预算算出来，高速信号整组靠边等长防串扰，ESD 与闩锁防护贴着 IO 环摆死，引脚复用矩阵保证常用组合不打架——FPGA 的引脚约束只是在这张已经定稿的规划图上做最后一次再分配。