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模拟匹配版图技术：Pelgrom 模型、叉指与共质心阵列 ​

更新时间：2026-09-25。在 电流镜与偏置产生 里，电路图画得很理想：两个管子栅极相连、源极共点，复制比就是宽长比之比。可真正流片回来，1:1 电流镜的两支电流总会差出几个百分点；差分对在输入短路时输出也未必为零。差距不在电路图，而在版图——两个「应该一样」的器件在硅片上从来不会真的一样。本篇讲模拟匹配版图技术：失配从哪来、怎样定量、叉指与共质心阵列为什么有效。前置知识可回看 MOS 小信号模型，匹配要求最苛刻的两类终端应用见 带隙基准电路 与 R-2R 电阻 DAC 架构。

本文要回答的问题 ​

  • 模拟电路说的「匹配」到底指什么？为什么匹配差几个百分点就能毁掉一个精密电路？
  • 随机失配为什么服从面积定律 σ∝1/√(WL)？Pelgrom 模型的公式和典型系数是多少？
  • 系统失配来自哪些工艺因素：梯度、工艺方向、周边环境各自怎样表现？
  • 叉指排列和 ABBA 共质心阵列为什么能抵消线性梯度？质心条件怎么验证？
  • dummy 器件包边、统一朝向、匹配走线等长、保护环分别解决什么问题？
  • 实际工程中，面积、匹配、布线复杂度之间怎么取舍？

一、匹配是什么：模拟精度的物理地基 ​

先界定概念。匹配（matching）指两个或多个本应相同的器件，在经历同一道流片后其电学参数的一致程度。注意它说的是同一块芯片上、相距很近的器件之间的相对误差，而不是芯片与芯片之间的绝对偏差——绝对参数可以靠偏置电路和反馈校准，同一硅片上的相对失配往往无处可逃。

哪些电路靠匹配吃饭？电流镜要求两支管的 Id 严格成比例，否则复制电流带系统误差；差分对要求两侧 Vth 和 β（增益因子 μCoxW/L）一致，否则输入为零时输出不平衡，表现为输入失调电压（offset）；带隙基准里两路 BJT 的 Vbe 之差 ΔVbe 直接充当正温度系数项，失配会让输出电压偏离设计值；R-2R DAC 中数十个电阻串成梯形网络，任何一位的电阻失配都会造成积分非线性，体现为码值跳变。

失配的后果可以量化。以电流镜为例，饱和区 Id ∝ β(Vgs−Vth)²，对参数取微分可得

σ(ΔId/Id)² ≈ σ(Δβ/β)² + [2/(Vov)]²·σ(ΔVth)²

Vov 取 0.2V 时，5mV 的阈值失配就带来 5% 的电流误差——这解释了一个工程直觉：低过驱动电压虽然省压降、提高电流效率，却放大阈值失配的权重，匹配设计和偏置设计必须一起考虑。

再给两个量级概念。差分放大器的输入失调电压 Vos ≈ ΔVth + (Vov/2)·Δβ/β，毫伏级的失调对直流放大链路意味着输入端还没接信号，输出就已经顶到轨上。R-2R DAC 里若电阻相对标准差为 1%，10 位网络的有效精度可能只剩 7~8 位，因为高位电流要逐级与低位总和比较，最前几节电阻的权重最大。这两类电路对失配的敏感方式不同，但结论一致：匹配是电路指标的物理地基。

失配分两类来治理：随机失配由微观涨落造成，只能靠面积压；系统失配由版图环境和工艺梯度造成，靠排列方式和对称性消。下面分别展开。

二、随机失配与 Pelgrom 面积定律 ​

即使两个器件画得完全相同，硅片上也找不到两个完全一样的晶体管。栅氧厚度在原子尺度起伏，沟道里的掺杂原子个数有限且位置随机，光刻边缘有纳米级粗糙度——这些微观涨落在每个器件上累积成独立的随机误差。

1989 年 Pelgrom 给出了沿用至今的经验模型：两个相距较近、尺寸相同的器件，其参数差的标准差与面积平方根成反比：

σ(ΔVth) = A_Vt / √(W·L)　　σ(Δβ/β) = A_β / √(W·L)

A_Vt、A_β 称为 Pelgrom 系数，由工艺决定，单位分别是 mV·μm 和 μm（A_β 通常以 μm 计量后配合百分比理解）。直觉很简单：面积越大，沟道里独立涨落的「微观小块」越多，统计平均越充分，残差按 1/√N 下降——和抛硬币的误差规律一模一样。

典型系数有一组可用于估算的数字。A_Vt 随工艺节点缩小而改善：0.5μm CMOS 约 9~12 mV·μm，0.18μm 约 4~6 mV·μm，0.13μm 约 3~4 mV·μm，28nm 约 2~3 mV·μm。A_β 大致在 1~2%·μm 量级（即 √WL=1μm² 时 β 相对失配约 1~2%）。注意器件间距也有贡献，完整模型还含与间距 D 成正比的项 S·D，这正是后文共质心布局要压缩间距的原因。

算一个例子。0.18μm 工艺取 A_Vt=5 mV·μm：最小尺寸管 W/L=0.22/0.18，√WL≈0.2μm，σ(ΔVth)≈25mV，这对任何模拟电路都是灾难；把管子放到 2/1，√WL≈1.4μm，σ≈3.5mV；放到 10/2，√WL≈4.5μm，σ≈1.1mV。精密模拟设计里匹配管动辄几百到几千平方微米，面积就是这样花出去的。

非整数比例电流镜也有标准画法：要 1:4 的比例，不是画一个管和一个四倍宽的管，而是把两侧都拆成相同的单元管，用 1 个单元对 4 个单元，让两侧的周长面积比、边缘环境、应力响应完全一致，比例误差才能压到与单元间失配同一量级。

电阻也有类似定律：σ(ΔR/R)=A_R/√(W·L)，方块电阻材料不同 A_R 差异很大，硅化多晶硅约 1% 量级方块、非硅化多晶硅和高阻多晶硅更优，扩散/阱电阻则差一个档次，这是 R-2R 网络选材的依据之一。电容在开关电容电路和 SAR ADC 的电容阵列里同样要匹配，单位电容阵列按整数倍单位电容拼合，失配随单位电容面积平方根下降，阵列边缘同样靠 dummy 单位电容补齐。

完整 Pelgrom 公式还有一个间距项 σ²(ΔP)=A_P²/(WL)+S_P²·D²：器件相距越远，跨片的长波梯度贡献越大。这条决定了两个原则——匹配器件尽量摆近，以及在必须拉开距离时用共质心方式让每个器件都「既在这边出现也在那边出现」。

三、系统失配：梯度、方向与周边环境 ​

随机失配之上还叠加着系统性偏差——它在同一位置方向上重复出现，不随面积增大而消失，只能靠版图对称来消除。来源主要有三类，先给一张速查表：

失配来源物理机制典型表现版图对策
工艺梯度氧化层厚度、注入剂量、片上温度沿空间缓慢变化参数沿某方向单调漂移共质心阵列、压缩器件间距
工艺方向刻蚀/注入的各向异性、栅刻蚀负载效应水平与竖直放置的器件参数不同匹配器件统一朝向
STI/阱邻近应力浅槽隔离与阱边界对沟道施加机械应力，迁移率随到边界距离变化（LOD/PSE 效应）阵列边缘管 β 偏小或偏大dummy 器件包边、等距边界
周边环境差异金属覆盖密度、邻近器件功耗、接触孔排布不对称边缘器件温度、应力、刻蚀环境不同dummy 包边、对称布线密度
走线不对称两路径长度/层别/寄生 RC 不同交流失配、相位不平衡匹配走线、等长等宽同层

工艺梯度是最经典的系统失配。栅氧在炉管里生长，片上不同位置的温度和气源浓度略有差异，等效 Vth、β 沿某方向近似线性变化，极端情况下还有二次弯曲分量。片上温度梯度同理：功率管附近的器件整体偏热，Vth 和迁移率随温漂。

工艺方向问题常被新手忽略。离子注入有倾角，多晶硅栅刻蚀在水平和竖直方向的速率不同（刻蚀负载效应），所以一个横着画、一个竖着画的同尺寸管子，电学尺寸并不相等。模拟库中的匹配器件必须全部同一朝向，用 m 因子并联而不是旋转复制。

周边环境效应在先进工艺上越来越重。STI（shallow trench isolation，浅槽隔离）氧化硅挤占硅片产生应力，离阱边或隔离边越近迁移率变化越大，分别叫 LOD 长度效应和 PSE 阱邻近效应；金属密度的化学机械抛光（CMP）会反压下层形貌。阵列中间和两端的器件环境不同，边缘管于是成为离群点——这就是 dummy 存在的理由。

四、叉指与共质心：让梯度在阵列内自相抵消 ​

先看最简单的排法：A、B 两个器件各画一个大管并排。沿排列方向若存在线性梯度 p(x)=p0+g·x，则 Δp = g·(xB−xA)，误差与间距成正比。把每个器件拆成偶数个单元叉指（interdigitated）排列，立刻改善：

  • 并列：A1 A2…　B1 B2…，两器件质心相距远，梯度全部变现；
  • 叉指：A B B A A B B A，单元交替，两器件占据的位置交错，质心显著靠近。

叉指排法把一个大管拆成指状单元共用源漏，还顺带减小了栅电阻和结面积，是大尺寸匹配管的默认画法。但普通叉指 A B｜A B 在严格线性梯度下仍有残差，因为 A 的平均位置和 B 的平均位置不重合。

彻底的办法是共质心（common-centroid）排列：让 A、B 两组单元关于阵列中心严格对称，质心完全重合。线性梯度在关于中心对称的两个单元上等大反号，求和后精确抵消。最常用的一维序列是 ABBA：

chip-design/intermediate/analog-matching-layout-techniques.md D2 示意图

图中 A=A1+A2、B=B1+B2。设单元间距为单位 1，A 的位置坐标为 −1.5 和 +1.5，B 为 −0.5 和 +0.5，两组质心都在 0 点：线性梯度 g 对 A 贡献 g·[(−1.5)+(1.5)]/2=0，对 B 同样为零。更长的阵列按 ABBA ABBA… 成对扩展，差分对常见的二维棋盘式排列（2×2、4×4 单元对角分配）还能同时抵消 x、y 两个方向的梯度。

共质心排布要满足三条检验：每个器件的单元数相同且成对镜像；两器件质心坐标完全重合；布线从阵列中心对称引出。ABBA 只能精确消一次项（线性梯度），二次梯度残差仍在，要求更高时可配合更大的阵列和四周对称布局。还有一个实操细节：ABBA 中间 B1、B2 相邻可共源共漏省面积，但两端单元的结环境与中间不同，所以阵列外侧必须加 dummy 指，把环境差异吸收到不接电路的假器件上。

二维梯度要用二维布局。典型 2×2 单元按对角分配 A B／B A，A 的两个单元与 B 的两个单元质心同为方阵中心，x、y 两个方向的线性梯度同时抵消；4×4、8×8 棋盘依此类推，单元数必须是偶数的平方。排布完成后逐单元验算质心坐标是工程师的固定动作：把每类单元的位置坐标取平均，两组结果必须逐分量相等，任何方向偏半个单元间距都说明序列写错。此外，阵列的放置方向也有讲究——长轴尽量沿已知梯度最强的方向展开，让共质心结构作用在最需要的方向上；梯度方向未知时选二维方阵最稳妥。

五、Dummy 包边、统一朝向、匹配走线与保护环 ​

共质心解决梯度，剩下的系统失配靠四条配套规矩逐条封堵。

Dummy 器件包边：在匹配阵列四周摆放与单元同尺寸、同朝向但不接入信号的假器件（栅极接固定电位、源漏按规则短接或悬空遵守工艺要求），让所有工作器件都拥有「左邻右舍完全相同」的中间环境，STI 应力、刻蚀负载、CMP 密度差异由 dummy 承担。电阻阵列同理，两端各加一到数个 dummy 电阻段。

统一朝向与相同拓扑：所有匹配单元同一方向、用同一套版图单元（cell）复制，禁止旋转 90°；可以平移和镜像（镜像时注意多晶硅和金属的对称方向一致）。每个单元的源漏接触孔数量、到栅的距离必须完全相同，因为接触孔电阻本身也有失配，孔数不对称会直接引入比例误差。

匹配走线等长：从每个单元到公共节点的连线等长、等宽、同层、同过孔数，寄生电容和电阻才一致；差分走线成对平行走线，必要时交叉换位使两侧耦合环境相同。连线尽量在阵列中心汇合，避免一条线从功率管上方经过吸收热梯度。高频电路里金属走线的失配权重不亚于器件本身。

保护环（guard ring）：匹配器件周围用接 VDD 的 N+ 环和接地的 P+ 环双层包围，收集衬底少数载流子、抑制闩锁，同时给周围应力和衬底电位提供统一边界。对噪声敏感的差分对，保护环还隔绝数字开关噪声通过衬底串入。环本身也要对称环绕，不能只包一侧。

下图把这几条规矩合成一张匹配阵列的环境关系图：

chip-design/intermediate/analog-matching-layout-techniques.md D2 示意图

六、工程流程与取舍：面积不是无底洞 ​

实际项目里匹配设计按这样的顺序推进：先从电路指标反推允许失配，例如失调电压预算给差分对定 σ(ΔVth) 上限；代入工艺 Pelgrom 系数算出单元总面积 W·L；再按梯度方向和布线通道选叉指或共质心拓扑，确定单元数与指宽；外围补 dummy 和保护环，画对称走线；最后用工艺库的失配模型（Monte Carlo 仿真）验证，而不是只看典型 corner。

面积要花在刀刃上。面积定律是平方根收益：失配降一半要四倍面积，所以超过某个点后继续堆尺寸极不划算。更聪明的做法是先榨干系统失配——共质心、dummy、等长走线几乎是零成本的，随机失配才用面积买。指宽选择还要兼顾栅电阻：太窄的指栅阻大、噪声和 RC 延迟恶化；太宽则指数量少、梯度平均不足，常见折中是每指几微米到十几微米宽。

电阻匹配补充两点：精密分压与梯形网络优先选高方块电阻、低温度系数的非硅化多晶硅电阻，电阻条全部同向并排并加 dummy 段；需要 12 位以上精度时，版图手段到极限后通常引入修调（trimming）或动态元件匹配（DEM，轮流使用各元件把静态失配调制到高频再滤除），那是电路技术替版图技术接力。验收时除了 Monte Carlo，还要过 DRC/LVS 物理验证，对称阵列的 LVS 尤其要确认并联指全部被正确识别。

这一篇在知识体系里的位置 ​

总结 ​

模拟匹配版图技术就是：先认清失配两副面孔——随机失配服从 Pelgrom 面积定律 σ(ΔVth)=A_Vt/√(WL)（0.18μm 的 A_Vt 约 4~6mV·μm，最小尺寸管失配可达数十 mV，只能靠加大面积压制），系统失配来自工艺梯度、方向与 STI 应力/周边环境（靠对称消除）；再用叉指拆管、ABBA 共质心阵列让两器件质心重合从而精确抵消线性梯度，配 dummy 器件包边统一边缘环境、全部单元统一朝向同 cell 复制、匹配走线等长等宽同层、双层保护环隔噪定界；工程上先零成本榨干系统失配、再按平方根定律买面积，最后用 Monte Carlo 与 DRC/LVS 验收，精度到极限处再交棒给修调与动态元件匹配。