先进封装与 3DIC EDA：当「一颗芯片」变成「一叠 die」，签核边界被重画（G5）
概念与协议见 Chiplet/UCIe/D2D、封装 SI/PI、热监测、封装入门；本篇讲它对 EDA 流程的改造。工具代表：Cadence Integrity 3D-IC、Synopsys 3DIC Compiler、Siemens 与 Ansys 多物理场。
一、先分清 2.5D 与 3D
| 形态 | 结构 | 典型 |
|---|---|---|
| 2.5D | 多 die 并排在硅中介层（interposer）或 RDL/有机基板上，靠短互连通信 | CoWoS、HBM+GPU |
| 3D 堆叠 | die 与 die 垂直堆叠，用 TSV + 微凸点/混合键合直连 | HBM、逻辑-存储 3D |
| Chiplet | 把大 SoC 拆成可复用小 die，经标准 D2D 接口（UCIe）拼装 | 多 die CPU/AI 芯片 |
驱动是良率与成本：先进节点大 die 良率低、受 reticle 尺寸限制，拆成小 chiplet 在不同工艺制造（逻辑最先进、I/O/存储用成熟）再集成，是延续系统 scaling 的现实路径（芯片成本、良率）。
二、为什么打破「单 die 边界」
传统流程假设一个自洽 die，有清晰 IO/电源边界，独立综合、P&R、STA、验证、流片，封装是「之后的事」。3DIC 把它变成多层耦合：
- 新物理层级：interposer（微米级布线）、RDL、TSV（穿硅通孔）、μbump/混合键合、C4 凸点——既像芯片又像封装，传统两类工具都不完全覆盖；
- 跨 die 路径：一条路径可从 die A 触发器经 bump→interposer→TSV→die B 触发器，横跨两个 die 与封装，没有任何单 die STA 能闭合它；
- 物理强耦合：堆叠 die 共享热、互施应力、电源经 TSV 分配、信号经中介层耦合，单 die 流程里可边界化的效应成了一阶项；
- 早期联合：bump/TSV 落点、UCIe PHY 摆位、跨 die 时钟电源要求 die 设计与系统规划早期协同，不能做完再拼。
因此出现新工具类——3DIC 系统级平台，把 die/interposer/package 放进统一数据库做协同布局与多物理分析。
三、系统级布局规划（独有的新环节）
- die 拆分与摆放：哪些模块成一个 chiplet、各用什么工艺、并排还是堆叠、朝向；
- bump/TSV map 对齐：UCIe/D2D 两侧凸点阵列严格对齐，TSV 占地并形成 keep-out zone（KOZ，周边受应力不能放器件）；
- 接口实现：UCIe 分先进封装高密度与标准封装两档，PHY 摆位与中介层走线决定速率/能效；
- 思想同 D2 floorplan，但坐标是三维、约束来自封装与相邻 die。
四、跨 die 时序：最棘手的新签核
- 路径预算拆成 die A 内部 + bump + interposer/RDL + TSV/μbump + die B 内部，再加两侧时钟偏斜；
- 跨 die 接口多采用同步/准同步或 FIFO 解耦，UCIe 这类标准靠训练与冗余（lane reversal、deskew、可修复 lane）容忍制造/对准偏差，时序被「协议 + 训练」吸收而非要求静态零裕度；
- 工具要支持多 die 联合 STA / 系统级 path-based 预算，并处理各 die 由不同团队甚至公司交付、版本不同步（放大版 X4 数据管理）；
- 多 die 交互与软件栈常借 FPGA 原型/emulator 近实速验证。
五、多物理场协同：热、应力、电源（真正的硬骨头）
- 热：堆叠使功率密度叠加、散热路径变长，中间层 die 热点升温，温升又加剧漏电形成正反馈（E4、热监测），热分布要反馈到 EM/时序；
- 应力：TSV、凸点与材料热膨胀系数（CTE）失配产生应力，改变载流子迁移率（应力致器件偏移）并导致凸点疲劳/裂纹，需有限元分析 + KOZ；
- 电源完整性：电流经 C4→封装平面→TSV→各 die，三维配电网络的 IR-drop/谐振/EM 要联合分析（封装 SI/PI、E4）；
- 信号完整性：interposer 密线与 TSV 间有显著耦合电容/电感，高速 D2D 要提取封装级电磁模型（S 参数/宽带模型），不是普通 SPEF。
这些分析跨「芯片 EDA + 封装 EDA + Ansys 类多物理」工具，数据在不同网格/尺度间映射，是当前最不成熟、最吃经验的部分。
六、验证与工具现状
- 物理验证：除各 die 自身 DRC/LVS，新增 interposer/RDL 规则、TSV/bump 检查、跨层连接（LVL）、3D DRC；
- 可测性：跨 die 测试访问、边界扫描、KGD（known-good die，堆叠前已知良品）——叠了坏 die 损失整封装，与 DFT C4 衔接；
- 工具趋势：从「封装工具 + 芯片工具拼脚本」走向统一 3DIC 平台（统一 DB、系统布局、联合时序、热电 PI 协同），Cadence/Synopsys 主导平台、Ansys 强多物理、Siemens 强验证；UCIe、3Dblox 等标准在降低 chiplet 互操作门槛；
- 方法学把 G1 PDK 扩展成含封装/中介层/组装工艺的协同设计包（co-design kit），认证与版本管理更复杂。
相关与延伸
- 概念：Chiplet/UCIe、封装 SI/PI、封装入门、热监测。
- 被复用的单 die 环节：D2 floorplan、E1 STA、E3 物理验证、E4 IR/EM、C4 DFT。
- 组织/数据：G1 PDK、X4 数据管理、G2 原型。
总结
2.5D 把多 die 并排在硅中介层、3D 用 TSV/微凸点垂直堆叠，Chiplet/UCIe 则把大 SoC 拆成不同工艺小 die 拼装以绕开 reticle 极限与良率成本，但这彻底打破了「一颗自洽 die 独立签核」的边界：流程新增 interposer/RDL/TSV/凸点这些介于芯片微米布线与封装毫米结构之间的层级，系统级布局要在三维里决定 chiplet 拆分、凸点对齐和 TSV keep-out；一条路径可从 die A 经 bump、中介层、TSV 跨到 die B，单 die STA 无法闭合，只能靠系统级时序预算配合 UCIe 的 lane 训练、deskew 和冗余修复吸收对准偏差；硬骨头是单 die 时代可边界化的多物理场——堆叠导致的热正反馈、TSV 与 CTE 失配的应力致器件偏移、跨 C4/TSV 的三维配电 IR/EM，以及需用 S 参数宽带模型而非普通 SPEF 的 interposer/TSV 信号耦合，再加跨 die 的 3D DRC/LVL 和堆叠前 KGD 可测性。3DIC EDA 正从芯片工具加封装工具拼脚本走向统一数据库的系统级平台与热电 PI 联合签核，把 PDK 扩展成含中介层和组装工艺的协同设计包——这是工具链最年轻、却决定 chiplet 能否量产的前沿。