热、封装与板级协同签核：结温、热阻、电源网络到 IR-Drop 的闭环

更新时间：2026-09-14。本文是低功耗专家层第 3 篇。芯片侧功耗见 RTL 到门级功耗分析，die 内压降见 IR-Drop 与 EM 签核，封装信号完整性背景见封装与 SI/PI。

一、为什么必须芯片—封装—板级协同

同一份芯片电流，经过三段不同的电源路径：

热、封装与板级协同签核：结温、热阻、电源网络到 IR-Drop 的闭环示意图（第 2 张）

只看 die 内 IR，可能把封装/板级 20–50 mV 压降漏掉；只看封装热阻，不看芯片热点，又可能平均结温合格、局部模块温度过高。

二、热的基本量

符号	含义	用途
TJ	junction temperature，结温	晶体管实际工作温度，签核核心变量
TC	case temperature，壳温	实测/散热器接触面
TA	ambient temperature，环境温度	系统条件
θJA	结到环境热阻 °C/W	自然/风冷系统粗评估
θJC	结到壳热阻 °C/W	顶部散热为主的封装
θJB	结到板热阻 °C/W	靠 PCB 散热的 BGA/QFN
ΨJT/JB	热特性参数（非严格热阻）	由壳温/板温估算 TJ

稳态近似：TJ = TA + P × θJA。真实芯片功率空间不均，还要用热仿真得到 thermal map，而不是只算平均值。

三、热仿真需要什么输入

die floorplan 与各模块功耗图（peak/average/场景切换）；
封装材料、die attach、mold、solder bump、substrate 叠层和导热系数；
PCB 层数、铜厚、热过孔、铜皮尺寸；
散热器、导热垫、风道/风速、环境温度；
工作负载持续时间和 duty cycle；
封装/板级传感器位置；
芯片温度对漏电和延迟的反馈模型。

热点模块（CPU/GPU/DDR PHY/PLL/电源开关阵列）要分别给功耗，不可用全芯片平均值摊平。

四、稳态与瞬态不是一回事

稳态热：长时间满载，TJ 是否超过器件和 IP 规定上限。
瞬态热：毫秒到秒级 burst 引起温度快速上升，thermal mass 尚未把热传出去。
热时间常数：die 很短，封装/板级较长；短 burst 可超过持续 TDP，但受峰值温度限制。
热-漏电正反馈：温度升高 → 漏电增大 → 功耗升高 → 温度再升高，低阈值高密度工艺尤其明显。

DVFS/热管理策略要把温度传感器滞后、throttle 响应延迟、工作负载迁移一起仿真，见 DVFS 与电压频率缩放。

五、电源完整性协同

动态压降来自电阻和电感：

bash

V_die(t) = V_vrm_setpoint
           - I(t) × (R_board + R_pkg + R_die)
           - L_total × dI/dt
           + 电容提供瞬态电荷后的恢复波动

层级	主要手段
VRM	直流设定点、load-line、反馈环路带宽
PCB	电源平面、过孔、体电容、高频去耦布局
封装	ball/RDL/bond wire 电阻电感、封装电容
Die	power mesh、stripe、decap、power switch、单元密度

不同电容负责不同频段：VRM 管低频，板级 bulk 管中低频，封装/片上 decap 管高频瞬态。某层缺失会表现为特定上升时间的电压凹陷。

六、签核场景

至少覆盖：

cold boot 到最大频率的电流阶跃；
CPU/GPU/DDR 同时突发，di/dt 最大；
电源门控域同时上电的 inrush current；
worst voltage corner 与高温、慢硅角；
低电压 retention/唤醒；
scan/DFT/老化测试等高翻转率模式；
VRM 负载瞬变和板级去耦最差布局。

芯片侧 dynamic IR 结果应使用包含封装/板级模型的电压边界，而不是简单假设封装引脚恒定等于标称电压。

七、报告怎么读

最大 TJ、热点位置、超过阈值持续时间；
θJA/θJB 假设是否与真实板/风速一致；
die、pkg、PCB 各贡献多少压降，瓶颈在哪一层；
静态压降 vs 动态 Ldi/dt 占比；
decap 是否把高频毛刺压到预算内；
温度升高后漏电、延迟、EM 是否重新恶化；
传感器位置是否能观测真实热点。

八、常见坑

用 datasheet 单个 θJA 覆盖所有板子和风速。
全芯片平均功耗做热仿真，漏掉局部热点。
只算直流 IR，不算时钟/电源门控唤醒的 di/dt。
去耦电容放在“离芯片近”的同一层但回流路径过长。
package model 与最终 substrate/netlist 版本不同。
thermal throttle 阈值没有裕量，传感器延迟内已超限。
DFT/burn-in 电流远高于功能模式却未纳入供电预算。

九、一次热-电协同问题的分析顺序

假设系统在视频录制加无线发射时几分钟后重启。先不要直接归因于软件调度，应同时记录芯片结温、板级温度、VRM 输出、封装附近电压和功能负载。若温度升高前电压已经跌落，矛盾更偏向瞬态电源完整性；若电压仍在预算内、温度接近阈值后才重启，则偏向热保护或高温时序余量。若升温后静态电流继续上升，还要检查漏电正反馈和电源管理固件的节流阈值是否滞后过大。

第二步把真实 workload 转成时间相关 power map：哪些硬件块在什么毫秒窗口同时工作，DDR/CPU/GPU/射频/PHY 的电流是否重叠。用该 profile 分别跑动态 IR 和瞬态热仿真，可以区分“局部热点导致温升”和“全局电流阶跃导致压降”。必要时在板上改加靠近封装的高频电容、调整 VRM loadline、降低某档位电压切换斜率，再复现实验。每次只改一个变量，才能确认修复机制。

第三步回到硅前签核模板：把该 workload 加入 worst-case 列表，更新封装/板级模型、热传感器位置和固件 throttling 曲线。对于下一颗芯片，还可在 floorplan 阶段拉开热点模块、增加 metal bump/电源 stripe 或把 decap 放到更靠近电流消耗的位置。热和 PI 的修复若拖到封装或板级，效果和成本通常都不如在架构与版图阶段处理。

十、模型版本与误差边界

协同签核最怕各团队各自“用最新模型”，但最新的时间点不同。项目应锁定一组相互匹配的数据：die power map、芯片电流 profile、封装 RDL/substrate 网表、package thermal model、PCB stackup、VRM 模型、电容 SPICE/S 参数、散热器材料参数。任何一个版本更新，都要评估热阻、直流电阻、交流阻抗和 bump map 是否变化。

仿真结果还要保留误差边界：早期功耗估计可能偏差 20%～30%，封装/板级寄生和材料参数也有公差。签核策略不应把平均结温和平均电压正好压到规格边界，而要给突发、最坏硅角、老化和板级量产差异留裕量。对无法在当前阶段精确建模的部分，应列为风险并安排实测点，例如预留片上温度传感器、板级 sense resistor、靠近封装的测试焊盘和性能计数器，使回片后能校准模型，而不是只得到一个“过或不过”的黑盒结果。

Checklist

[ ] 芯片功耗场景与热/PI 仿真使用同一版本 power map。
[ ] 明确 TA、风速、散热器、PCB 叠层和热过孔参数。
[ ] 稳态和瞬态结温均满足 IP/标准单元限制。
[ ] 热点、漏电-温度正反馈和 throttling 响应已联合仿真。
[ ] VRM、PCB、封装、die 的 R/L/C 模型串联签核。
[ ] 上电 inrush、worst di/dt、DFT/burn-in 模式有分析。
[ ] 片上/板上温度传感器位置和固件策略验证。
[ ] 最终封装 substrate、ball map、GDS bump 与模型一致。

总结

热和电源完整性都不是 die 内单点问题：结温由芯片热点、封装热阻、PCB 与散热环境共同决定，die 看到的电压还要扣除板级/封装的 R 压降和 Ldi/dt；必须用同一 power map 把热仿真、PI 仿真和片上 IR/EM 串成闭环。

入门

进阶

专家

热、封装与板级协同签核：结温、热阻、电源网络到 IR-Drop 的闭环 ​

一、为什么必须芯片—封装—板级协同 ​

二、热的基本量 ​

三、热仿真需要什么输入 ​

四、稳态与瞬态不是一回事 ​

五、电源完整性协同 ​

六、签核场景 ​

七、报告怎么读 ​

八、常见坑 ​

九、一次热-电协同问题的分析顺序 ​

十、模型版本与误差边界 ​

Checklist ​

相关与延伸 ​

总结 ​