极客工场

Appearance

共 1,955 字预计阅读约 7 分钟

流水线 ADC：子级粗量化、残差放大与数字校正 ​

更新时间：2026-09-19。前置：SAR ADC、ΣΔ ADC、ADC 过采样/ENOB。视频、高速通信、示波器需要几十到上百 MSPS、12~16 位，单级 Flash 精度不够、SAR 速度不够，流水线 ADC（pipelined ADC）用多级「粗量化+残差放大」流水兼顾速度与精度。

一、核心思想：每级粗转一点，残差放大传下一级 ​

把一次高精度转换拆成多个低精度级串联：

  1. 某一级用一个**子 ADC（sub-ADC，常是几个比较器的小 Flash）**对输入做粗量化，得到该级几位（如 1.5 位、2.5 位）。
  2. 用子 DAC 把粗码转回模拟。
  3. 与输入做差得到量化残差（residue）。
  4. **余量放大器（residue/gain amplifier）**把残差放大（如 ×2、×4）到接近满量程，送给下一级精细分辨。
  5. 下一级重复；各级结果最后在数字域对齐、错位相加。

这个「采样保持 + 子ADC + 子DAC + 减法 + 放大」的组合电路叫 MDAC（Multiplying DAC）。

bash
Vin
 ├─Stage1: SHA→subADC(出 b1)→subDAC→减法→×G 放大残差
 │                              └►Stage2: subADC(b2)→...残差
 │                                                   └►Stage3 ...
 各级粗码 + 对齐/校正逻辑 ─► 拼接出 N 位输出

二、为什么能流水（pipeline latency） ​

  • 各级之间有采样保持，不同级可同时处理不同样本：第 k 级在处理样本 n 时，第 k−1 级已在处理样本 n+1。像 CPU 流水线，每过一个时钟出一个结果，吞吐高。
  • 代价是管线延迟（latency）：一个样本要经过所有级才出结果，数据输出比输入晚若干周期（data delay），多通道同步/反馈控制要对齐这个延迟（与 DMA 描述符环 的延迟类似，需要做时间对齐）。

三、1.5 位/冗余与数字校正（关键） ​

理想每级分辨确定位数，但比较器失调会让残差溢出下一级量程，造成失码/大跳变。经典对策是每级冗余（redundancy）：

  • 常用 1.5 位/级：每级只有 2 个比较器、3 个判决区间（输出 00/01/10），级间增益 ×2，相邻级的判决范围重叠 0.5 位。
  • 比较器只要失调不超过冗余范围（约 ±1/4 满量程，很宽松），后续级仍能覆盖残差，数字逻辑把各级码**错位相加（带重叠的编码重组）**即可自动纠正比较器失调。因此比较器可以很小、很快、不需精确。
  • 现代高分辨率流水线把每级位数减少（甚至与 SAR 结合成 pipelined-SAR：每级是一个小 SAR + 残差放大），用数字校正处理级间增益误差。

四、数字校正：增益误差与后台校准 ​

冗余解决了比较器失调，但余量放大器/MDAC 的增益不准、电容失配、有限运放增益仍造成残差斜率误差，表现为 DNL/INL 和码跳变：

  • 前台校准：上电/空闲注入已知码测误差，存修正表（启动时校准一次）。
  • 后台校准：转换期间用 dither（注入小的已知伪随机扰动）或跳级/分裂 ADC 技术在线估计 MDAC 增益和失配并实时修正，可跟踪温度漂移。现代 pipelined-SAR 大量依赖数字后台校正，从而允许用增益不完美但很快的放大器（动态/环形放大器），兼顾高速低功耗。

五、误差源 ​

  • 级间增益精度：残差放大增益若不是精确 ×2，数字拼接就对不齐，是 INL 主因（冗余救比较器但救不了大的增益误差，需校准）。
  • MDAC 建立精度/时间：残差放大器必须在半个周期内建立到 >0.5 LSB（后级满量程折算），速度越快建立越难；运放增益带宽、压摆率决定最高采样率。
  • 采样开关/kickback、孔径抖动：同 SAR，高速输入下孔径抖动、底板采样、bootstrap 更关键。
  • 基准去耦：每级子 DAC 切换从基准抽电荷，高吞吐下基准必须快速建立。
  • 级间匹配/版图：热噪声（kT/C，第一级采样电容决定总噪声底）、电容失配、运放噪声逐级折算（前级误差被后级直接看到，后级误差相对小）。
  • 亚稳态：某级比较器亚稳输出错误粗码，若超出冗余范围无法纠正。

六、架构对比与应用 ​

架构速度分辨率延迟用途
Flash最高6~8 位极小高速比较、子 ADC
Pipelined高（10s~100s MSPS）12~16 位数周期管线延迟视频/图像、通信 IF、示波器、高速采集
SAR中12~16 位1 次转换MCU/传感器/低功耗
ΣΔ低16~24 位大精密 DC/音频

七、常见的坑 ​

  1. 忽略管线延迟：输出滞后若干拍，闭环/多通道时间对齐错误。
  2. 级间增益不准且无校准：残差斜率错，INL/失码；冗余只救比较器失调。
  3. 无冗余设计：比较器稍失调就溢出量程造成大毛刺；用 1.5 位重叠。
  4. MDAC 建立不足：高速时残差没稳定就被下一级采样，误差被放大。
  5. 第一级采样电容太小：kT/C 热噪声决定全链噪声底，后级救不回。
  6. 基准建立慢：高吞吐下子 DAC 抽电荷拉低 Vref（同 SAR）。
  7. 孔径抖动：高 IF 频率下采样时钟 jitter 转成噪声。
  8. 数字对齐错位：各级码错位相加的权重/延迟没对齐，结果完全错。
  9. 校准温度漂移：只做一次前台校准，温漂后误差回来，需后台跟踪。
  10. 运放有限增益：残差非线性/增益误差，需高增益或数字纠正。
  11. 亚稳超冗余：极端输入下比较器亚稳超出纠正能力。
  12. 电源/地弹耦合：多相时钟和输出开关耦合到模拟前级，隔离布局。

相关与延伸 ​

逐次逼近对照见 SAR ADC；低速高分辨率对照见 ΣΔ ADC；ENOB/混叠见 ADC 过采样；管线延迟对齐思想见 DMA 描述符环。

总结 ​

流水线 ADC 把一次高精度转换拆成多级 MDAC：每级先采样保持、用小 Flash 子 ADC 粗量化出几位、用子 DAC 重建并与输入相减、再把残差经余量放大器放大到接近满量程送给下一级，各级采样保持使不同样本能同时在不同级处理而达到很高吞吐，代价是数个周期的管线延迟；每级用 1.5 位、判决范围重叠 0.5 位的冗余设计，让比较器只要失调不越界就能在数字错位相加时被自动纠正，但余量放大器的增益误差和电容失配必须靠前/后台数字校正——级间增益不准、MDAC 建立不足、第一级 kT/C 噪声和未对齐管线延迟是四大常见坑，现代 pipelined-SAR 更进一步用后台校准换取更低功耗。