DAC 架构 选型：电阻串、R-2R、电流舵、ΣΔ 与开关电容怎么选
更新时间：2026-09-25。ADC 采样 量化讲完数字码怎么从连续电压里「采样」出来，这一篇讲反向过程：数字码怎么变回连续电压。R-2R 梯形电阻 DAC已经把一种架构讲透，本篇把视角拉高，横向对比五类主流 DAC 架构，并给一份可以直接照着核对的选型清单；数字侧怎么对接（SPI/并行/I2S/JESD204、握手时序）见 ADC/DAC 的数字接口与选型，最低成本的 PWM/PDM 方案见 用 PWM/PDM 做低成本 DAC。
本文要回答的问题
- 所有 DAC 归根到底在做同一件什么事？为什么说「参考」决定了性能上限？
- 电阻串、R-2R、电流舵、ΣΔ、开关电容分别靠什么物理机制完成数模组合？
- 为什么电流舵要做 thermometer decode（温度计译码）？它和毛刺 glitch 有什么关系？
- 建立时间、毛刺能量、单调性、SFDR 各描述什么问题？
- 给定速度和精度，怎样一步步选出合适的架构？典型指标数字是多少？
一、DAC 的统一视角：参考量按数字码组合
抛开电路细节，任何 N 位 DAC 都在执行同一条式子：
Vout = Vref · (code / 2^N)，code 取 0 ~ 2^N−1
也就是说，DAC 手里有一个精密的参考量（参考电压 Vref 或参考电流 Iref），数字输入码决定从参考量里「取出多大比例」送到输出端。权重最高的位贡献满量程的一半，次高位贡献四分之一，依次二分下去。架构之间的全部差异，只在于用什么器件、以什么拓扑实现这些二分权重和开关组合：电阻串靠分压抽头，R-2R 靠逐级分流，电流舵靠并联电流源，ΣΔ 靠时间维度上的过采样平均，开关电容靠电荷配比。
这个视角有两个直接推论。第一，参考源的精度和噪声直接乘进输出——参考差 1%，所有码都差 1%，架构再好也救不回来；反过来，只要权重网络足够线性，一个干净的参考就能撑起整体性能。第二，权重网络本身的非理想性只来自两类物理事实：器件做不到理想比值（电阻、电容、电流源失配），开关做不到理想瞬间（不同步、有电荷注入）。所以评价 DAC 要分两组指标看：
- 静态指标：INL（积分非线性，实际传输线偏离理想直线多少个 LSB）、DNL（微分非线性，每一步与理想 1 LSB 步长的偏差）、偏移与增益误差；单调性要求码增大时输出绝不回头（DNL ≥ −1 LSB），这是闭环控制类应用的硬门槛。
- 动态指标：建立时间（输出从码更新到稳定进 ±1/2 LSB 误差带所需时间）决定最高更新率，它由三段拼成：开关和译码的传播延迟、输出级压摆阶段、以及进入误差带后的指数建立尾巴，位数越高误差带越窄，尾巴拖得越久；毛刺能量（glitch impulse，单位常用 pV·s，对跳变瞬态电压沿时间轴积分得到，量的是窄脉冲的「面积」而非峰值高度）影响小信号失真；SFDR（无杂散动态范围，满量程单音输出时主信号功率与最大杂散功率之差，用 dB 表示）描述频谱干净程度，是通信和音频的关键指标。
上图是全篇的总纲：五类架构争夺的都是中间那个「权重/开关网络」的实现权，而评价它们永远绕不开静态与动态两组指标。
二、电阻串 DAC：2^N 个电阻串成一条分压器
最直白的实现：把 2^N 个相同电阻串接在 Vref 与地之间，形成 2^N 个等间隔抽头，数字码经译码后用开关树把对应抽头接到输出。8 位要 256 个电阻，10 位 1024 个，16 位则要 65536 个——面积随位数指数增长，所以独立电阻串 DAC 一般只做到 8~10 位（配合修调可到 12 位）。
它的优点同样突出。抽头电压天然按顺序排列，无论电阻失配多严重都保证单调（最坏只是步长不均，不会回头）；开关树在码跳变瞬间的错位只会选到邻近抽头，毛刺很小。缺点是慢：输出要通过一长串开关和电阻布线建立，寄生电容大，建立时间常在微秒级；且输出阻抗随抽头位置变化（选中最靠近中间的抽头时等效阻抗最高），必须配高阻缓冲。电阻失配主要表现为 INL，工艺上常用同一条多晶硅电阻条上连续抽头的方式保证匹配，必要时配合修调把 INL 拉进 ±1 LSB。实际芯片里它更多以子模块身份出现——SAR ADC 的参考分压、多位管线级里的子 DAC，以及需要绝对单调的数字电位器、偏置设定，都是电阻串的典型栖身之处。
三、R-2R 梯形：只用两种阻值的线性规模网络
R-2R 梯形把 2^N 个电阻压缩到约 2N 个，且只有 R 和 2R 两种阻值：终端 2R 与逐级并联使任意节点向右看的等效电阻恒为 R，参考电流于是在每一节精确对半分流，自然产生二进制权重。面积随位数线性增长是它最大的工程优势，独立产品常见 8~14 位，建立时间在几十到几百纳秒，属于中速中精度档。
代价是精度完全押在电阻匹配上。MSB 权重一旦因失配小于所有低位之和，0111…→1000… 主进位处就会非单调；多位同时翻转时开关不同步还会产生明显毛刺，所以电流型（倒 R-2R，开关在运放虚地与地之间切换）比电压型更快、毛刺更小、参考负载恒定。集成产品通常还会给 MSB 段配片上修调电阻或上电自校准：上电时测量实际权重并存入修正码，把 INL 压到 1 LSB 以内，这是 12 位以上 R-2R 产品的常见做法。戴维南等效、匹配布局、trim 修调等细节在 R-2R 梯形电阻 DAC 里有完整展开，这里不重复。R-2R 的典型归宿是工业控制给定、偏置电压生成、中速任意波形——需要真静态直流输出的场合。
四、电流舵 DAC：温度计译码换来的高速
要把更新率推到上百 MS/s 甚至 GS/s，电阻网络的建立时间就不够用了。电流舵（current-steering）改为并联一排单位电流源，每个电流源由一对差分开关导向输出节点或泄放路径，输出电流在负载电阻上直接形成电压——没有高阻节点充放电，建立时间可以压到纳秒甚至亚纳秒，配合 50Ω 端接天然适配传输线，是高速 DAC 的唯一主流架构，分辨率常见 10~16 位。
它的关键设计是温度计译码（thermometer decode）：二进制码先译成 2^N−1 个等权控制位，码增加 1 就多接通一个电流源，码减少 1 就关一个。对比直接用二进制权重，温度计码有两个好处：每一步只动一个单位源，天然单调、DNL 好；主进位处不再有一堆权重源同时翻转，毛刺大幅减小。代价是译码逻辑和开关数量指数膨胀，所以高分辨率产品一律用分段（segmented）：高几位走温度计码（对毛刺贡献最大的 MSB 段最值得译码），低几位保留二进制权重，在面积和毛刺之间折中。
即便做了温度计译码，电流源之间的开关时刻失配仍会注入 glitch，实际产品靠差分对称版图、开关驱动交叉对齐、以及输出去毛刺保持（在码切换窗口内短暂断开输出保持电平）来压毛刺能量。高速电流舵还有两个暗坑：电流源的有限输出阻抗随输出电压变化，会产生与码相关的增益压缩和二次谐波，通常用共源共栅把输出阻抗抬高；14 位以上产品普遍带后台校准，在不打断输出的情况下轮换测量并修正单位电流源，让 INL 在整个温度范围维持住。另外电流舵普遍提供差分电流输出，后级用变压器或专用缓冲做 I/V，既抑制共模开关噪声又方便电平搬移。电流舵的主场是视频通路、有线/无线通信发射链路（配合上变频）、DDS 直接频率合成和高速任意波形发生。
五、ΣΔ DAC：到时间轴上要精度
ΣΔ DAC 换了一个维度解题：不追求一次转换的权重精确，而是以远高于信号带宽的速率输出 1 位（或少位）码流，再让噪声整形把量化噪声推到高频，最后用模拟低通重建滤波器滤除。精度来自时间平均，常见16~24 位以上等效分辨率，音频产品 24 位/96 kHz 乃至 192 kHz 是标准配置，精密测量领域可做到更高位、但信号带宽只有几千赫兹。
它的样本级毛刺概念基本消失——输出只有两种电平，跳变沿由高速开关产生，真正的设计难点转移到了重建模拟滤波器和时钟抖动上：jitter 会对流式输出直接造成幅度噪声，所以音频 ΣΔ DAC 对主时钟质量极其敏感，内部还往往先把 1 位流经开关电容 DAC 转成多电平模拟量、再做连续时间滤波。过采样率典型在 64~256 倍，噪声整形阶数越高、同 OSR 下带内噪声压得越低；高阶多位量化器还能进一步降低带内噪声，但要配合电流源/电容失配的动态元件匹配。数字抽插滤波、噪声整形的对偶原理可参考同系列的过采样 ADC 文章。适用边界很清楚：带宽低、动态范围要求极高的音频、称重、传感器调理；带宽一高，过采样率和重建滤波器都吃不消。另外要记得数字抽取/插值滤波器会带来十几个到几十个样本的群延迟，对控制环路这种在意延迟的场合，ΣΔ 虽精度高却未必合适；它输出的是带噪声的连续波形而不是可以长期保持的静态电压，想要固定偏置还得另配保持级。
六、开关电容 DAC：电荷配比，CMOS 工艺的常客
开关电容（charge-scaling）DAC 用按二进制加权的电容阵列实现：电容阵列一端接运放/比较器输入端（高阻节点），先全部放电或预充，再按数字码把各电容底板接到 Vref 或地。按电荷守恒，高阻节点电压正比于「接 Vref 的电容之和 / 总电容」，即 Vout = Vref · code/2^N。因为 MOS 电容的匹配精度天然优于片上电阻，开关电容 DAC 在普通 CMOS 逻辑工艺里就能做到 8~12 位的良好线性，且没有静态功耗（只在翻转瞬间耗电荷）。
短板来自电容：MSB 电容是 LSB 的 2^(N−1) 倍，位数一高面积同样可观，工程上常用分段电容加衰减电容把阵列切成两段，避免单颗电容比例过大，衰减电容本身的精度则需要在版图上单独照顾；高阻（虚电荷）节点易受底板寄生和漏电影响，掉电保持时间短，失配会以增益误差和 INL 的形式出现；速度受开关导通电阻与采样电容构成的 RC 限制，属中速档。时钟馈通和沟道电荷注入还会在高阻节点留下固定偏置，通常用底极板采样和互补开关抵消。它最常见的形态不是独立芯片，而是 SAR ADC 里的 CDAC——同一个电容阵列既负责采样保持又充当反馈 DAC，是混合信号 SoC 中集成度最高的方案，也广泛用于可编程增益放大、失调校准和电容型传感器读出。只要片上系统里已经集成了 SAR ADC，它的电容阵列几乎就是一份免费附带的 DAC 资源。
七、横向对比与选型流程
| 架构 | 典型速度 | 典型分辨率 | 毛刺特性 | 单调性 | 典型应用 |
|---|---|---|---|---|---|
| 电阻串 | 低（建立 µs 级） | 8~10 bit（修调 12） | 很小 | 天然保证 | 数字电位器、参考抽头、SAR 子模块 |
| R-2R 梯形 | 中（数十~数百 ns） | 8~14 bit | 主进位处明显 | 依赖电阻匹配 | 工业给定、偏置设定、中速波形 |
| 电流舵 | 极高（百 MS/s~GS/s） | 10~16 bit | 小（温度计+分段后仍需压） | 温度计段保证 | 视频、通信发射、DDS、任意波形 |
| ΣΔ | 低带宽（音频~kHz） | 16~24+ bit | 样本级无概念，重滤波 | 极好 | 音频、称重、精密测量 |
| 开关电容 | 中 | 8~12 bit | 中 | 依赖电容匹配 | SAR CDAC、片上集成、传感器读出 |
表格里的数字是选型起点而非承诺线，具体产品因工艺、修调和校准差别很大。实际决策可以按顺序走四步：
- 先卡信号带宽与更新率：GS/s 级和百 MS/s 以上基本只有电流舵；音频信号或千赫兹级精密测量优先 ΣΔ；直流设定和中速控制在 R-2R、电阻串、开关电容里选。注意更新率不等于信号带宽，留够奈奎斯特余量和重建滤波的过渡带。
- 再卡分辨率：超过 16 位的静态电压输出，任何无源权重网络都要靠修调或校准，此时 ΣΔ 的时间平均几乎总是更省面积；10 位以下电阻串的绝对单调最省心。还要分清标称位数和真实精度，INL 规格才是「准不准」的口径。
- 核对毛刺与失真口径：输出驱动闭环或对 glitch 敏感（如模拟乘法器、PLL 调谐电压、机械执行机构）时，毛刺能量比 INL 更值得关注，优先电阻串或带 de-glitch 的电流舵；通信发射机反过来以 SFDR 和互调为第一指标。
- 最后看集成工艺与成本：纯 CMOS 数字工艺里没有好电阻，开关电容和 PWM/PDM 最友好；需要静态电压又想零模拟面积时，PWM/PDM 加 RC 滤波仍是最便宜的退路。多通道场合还要问通道间是否要求同步更新、要不要独立缓冲，这会直接改变芯片选型。
别忘了参考源预算：Vref/Iref 的噪声、温漂和驱动能力必须与所选架构匹配，电压型 R-2R 还要求参考源承受随码变化的负载阻抗；参考源的静态电流和去耦电容布局要在选型早期就定，别等板子画完才发现参考源带不动网络。
这一篇在知识体系里的位置
- 对偶与前置：ADC 采样 量化：三步转换与架构选型、用 PWM/PDM 做低成本 DAC。
- 深入单一架构：R-2R 梯形电阻 DAC：分压网络、开关网络与单调性。
- 工程对接：ADC/DAC 的数字接口与选型讲数字侧接口、握手与采样时钟，本篇负责的架构结论最终都要通过这些接口落地。
总结
DAC 架构 选型的统一视角是「参考量按数字码组合」：Vout=Vref·code/2^N，五类架构只是在争权重开关网络的实现方式——电阻串用 2^N 个电阻分压、天然单调、毛刺极小但面积指数膨胀且只有 8~10 位微秒级；R-2R 用约 2N 个两种阻值的电阻线性扩展到 8~14 位、中速，精度和单调性全押在电阻匹配上；电流舵用单位电流源并联冲到百 MS/s~GS/s、10~16 位，靠 thermometer decode 保证单步单调并压低主进位毛刺、再用分段控制面积，是高速视频通信和 DDS 的唯一主力；ΣΔ 把精度做到 16~24 位以上但只给音频到千赫兹带宽，难点从毛刺转移到重建滤波与时钟抖动；开关电容借电荷配比在普通 CMOS 里做到 8~12 位、无静态功耗，主要以 SAR CDAC 形态片上集成。选型按更新率、分辨率、毛刺能量与单调性、工艺集成度四步过滤，并始终给参考源留足精度与驱动预算。