UVM 寄存器模型端到端集成

更新时间：2026-10-01。已有 寄存器 adapter/predictor 单篇，本文把寄存器模型作为一个“子系统”端到端串起来，重点是镜像值为什么会和 DUT 不同步。

本文要回答的问题

• 寄存器模型、adapter、predictor 三者怎么连线？
• 什么情况下镜像值会和硬件真实值跑偏？
• 前门和后门访问何时用，如何互相校验？

一、三个核心部件

1. reg_block / reg_map：描述寄存器、字段、地址、访问策略（RW/RO/W1C 等），map 定义该总线接口的地址映射。
2. reg_adapter：在 uvm_reg_bus_op（寄存器抽象操作）和实际 bus transaction 之间双向转换，reg2bus / bus2reg。
3. predictor（explicit）：监听 monitor 广播的每笔真实总线事务，换算成寄存器操作后更新镜像值（desired/mirrored）。

二、标准连接

rm = reg_block::type_id::create("rm");
rm.build(); rm.lock_model();
rm.map.set_sequencer(agt.sqr, adapter);   // 前门访问通路
agt.mon.ap.connect(predictor.bus_in);     // 真实事务喂给 predictor
predictor.map = rm.map; predictor.adapter = adapter;

前门序列（reg.write/read）经 adapter 变成总线事务；无论访问来自本平台还是其它 master，只要总线上真实发生，monitor→predictor 都会更新镜像，保证镜像反映硬件。

三、auto vs explicit prediction

• auto-prediction：仅在你自己经 map 访问时更新镜像；若 DUT 自己改寄存器、或别的 master 访问，镜像立刻失真。
• explicit predictor：基于总线观测更新，覆盖所有来源，是推荐生产配置。

四、前门/后门一致性

后门访问需要 add_hdl_path 给出 RTL 信号路径，能零时间初始化/检查，适合快速自检；但它不验证真实时序，正式签核要以前门为准，内建序列可交叉对比两者。

五、常见坑

• 用 auto-prediction，遇到 DUT 自更新/多 master 后镜像漂移。
• monitor 没接 predictor 或事务字段不全，predictor 更新错误。
• adapter 的 bus2reg 状态处理错，错误被当成功，镜像错更新。
• 后门 HDL 路径与 RTL 不匹配，peek/poke 失败。
• 多 map/多端口只挂一个 predictor，另一条总线的更新丢失。

小结

寄存器模型以 map+adapter 提供前门通路、以 explicit predictor 维持镜像真值；多来源更新必须靠总线观测，前后门交叉自检保证一致。下一篇 UVM 记分板与参考模型事务对齐。

总结

UVM 寄存器模型端到端由三件套组成：reg_block/reg_map 描述寄存器、字段、地址和访问策略（RW/RO/W1C 等）；reg_adapter 在 uvm_reg_bus_op 与真实总线事务间双向转换，构成前门访问通路（map.set_sequencer）；explicit predictor 监听 monitor 广播的每笔真实总线事务、换算后更新镜像值。关键教训是镜像真值必须靠总线观测维持：auto-prediction 只在你自己经 map 访问时更新，一旦 DUT 自更新或别的 master 访问立刻失真，生产环境应接 explicit predictor（多 map/多端口要各挂一个）。前门走真实总线和时序、是签核依据；后门经 HDL 路径 peek/poke、零时间不占总线、适合快速初始化自检但不验时序，用内建序列做前后门交叉访问验证一致性。