模拟版图与寄生后仿真：性能是「画」出来的（F2）
本篇专讲模拟版图手艺与寄生后仿真：Cadence Virtuoso/Layout Suite、匹配布局、PEX（parasitic extraction）→ post-layout 仿真。数字 DRC/LVS 工具见 E3 Calibre，模拟求解器（SPICE）见 F1，数模两核协同是 F3。模拟概念见 混合信号边界常识，制造/封装见 封装 SI/PI。
一、为什么模拟版图至今靠「手画」
数字 P&R 能自动，是因为数字单元高度统一、只关心时序/功耗等集总指标，对具体形状不敏感。模拟电路正相反：
- 性能直接由器件的相对匹配与具体几何决定——差分对要对称、电流镜要成比例、敏感节点对寄生电容极敏感；
- 关键器件的 W/L、方向、周围环境（邻近器件、阱边界、金属覆盖）都会改变失调、增益、噪声；
- 自动布局布线以线长/时序为目标，不懂「这两个管子必须共质心」。
所以模拟版图工程师用 Virtuoso 手工摆晶体管、走匹配线，版图本身就是设计的一部分——「模拟性能是画出来的」。
二、匹配（matching）：模拟版图的第一性原理
差分对、电流镜、分压电阻、差分电容都要求器件成比例且变化方向一致。工艺存在失配（mismatch）：随机的局部涨落（用 Pelgrom 模型描述，面积越大失配越小）+ 系统的梯度误差（氧化层厚度、应力、温度在芯片上沿方向渐变）。布局技巧是为了消除后者、用面积和并联抑制前者：
| 技术 | 做法 | 解决 |
|---|---|---|
| 共质心（common centroid） | 两个器件 A/B 围绕同一中心点交错（AB/BA、ABBA）布置 | 一阶线性梯度（位置/温度沿一边变化） |
| 叉指（interdigitated） | 多根管子的指交叉排列（ABAB…） | 局部梯度、边缘环境差异 |
| 添加 dummy（dummy device） | 在阵列两端加不工作的同类器件 | 让真实器件所处邻接环境一致（消除边缘刻蚀差异） |
| 同向/同环境 | 匹配管同方向、同阱、远离应力源 | 阱邻近效应（WPE）、应力（LOD/PSE） |
| 对称布线 | 两条差分线等长等距、金属层一致 | 布线寄生 RC 失配 |
- 电流镜常做成单位器件并联阵列：1:4 的镜像是 1 个单位管 vs 4 个相同单位管（指状交叉、共质心排布），比画一个 4 倍宽的大管匹配好得多；
- 电阻/电容匹配同理：用相同单位元件串并联、共质心、加 dummy、避开阱边；
- 关键差分线要长度/包围/上空金属都对称，否则工艺梯度和寄生都会变成输入失调电压（Vos）。
三、可靠性与噪声隔离
| 结构 | 作用 |
|---|---|
| guard ring（保护环） | 敏感模拟块周围加衬底/阱接触环，收集噪声载流子、防 latch-up |
| 隔离衬底/深 N 阱 | 数字开关噪声与敏感模拟前端隔离（混合信号尤其关键） |
| 屏蔽（shielding） | 敏感高阻节点下方铺接地金属、差分对称屏蔽，防耦合 |
| 衬底/阱充分接触 | 减小衬底电阻，防寄生 NPNPN 闩锁（与 ESD/latch-up 相关） |
| 远离数字/功率级 | 把振荡器/带隙/基准与开关功率级、数字时钟物理分开 |
混合信号芯片里，数字部分的同步开关通过衬底耦合和电源轨注入噪声，是模拟版图必须正面处理的系统问题（数字侧的电源/时钟规划见 D2 floorplan）。
四、PEX：把版图变回带寄生的电路
前仿（pre-layout）用的是理想器件 + 估计/零连线寄生，往往很漂亮。版图完成后必须做寄生参数提取（PEX, Parasitic Extraction）：
- 工具（Calibre xRC/xL、Quantus QRC、Assura）从 GDS 识别器件（确认 W/L、叉指、并联数）与连线；
- 计算每段金属的寄生电阻 R、对地/耦合电容 C（先进节点还有电感、衬底网络）；
- 生成一张带寄生的网表（SPICE 子电路，含分布 RC 或降阶模型），器件仍可回标到原理图节点。
提取有精度档位：C-only（只看电容，快）、RC（电阻电容，常规模拟）、RCC/全耦合（高频/射频）。关键块用全 RC，整片可用降阶。
五、Post-layout 仿真：现实的一击
把 PEX 网表喂给 SPICE（F1）重跑同样的 testbench，就是 post-layout 仿真。常见「前仿达标、后仿翻车」：
- 带宽/速度下降：关键节点寄生电容使极点降低、相位裕度变差；
- 失调/PSRR 变差：匹配或布线不对称引入系统失配；
- 高频增益/振荡：寄生极点、馈通；
- IR/压降：电源线电阻（模拟大信号输出级尤其）。
后仿不过 → 回到改版图（缩短关键线、调匹配结构、加宽功率线、加屏蔽）甚至微调尺寸，再 LVS/PEX/后仿迭代。这个「画→验→提→仿→改」循环是模拟设计的主循环，收敛靠版图工程师对「哪种几何会带来多大寄生/失配」的经验直觉。
六、模拟流程里 DRC/LVS 的特殊性
数字 E3 讲的 DRC/LVS 在模拟里有额外关注点：
- LVS 必须先于后仿且 clean：器件并联/叉指被正确识别成目标倍率（m 值），衬底/阱连接、寄生 BJT 不能错；一个没连上的衬底接触就是潜在 latch-up；
- 匹配相关的推荐规则：很多模拟要求走 foundry 的 matching/analog 推荐规则（方向、间距、WPE/LOD 距离），虽不一定是硬 DRC，但直接影响模型精度；
- 器件密度/闩锁/ESD：模拟 IO、功率管的 ESD 与大电流金属宽度（EM）要单独核（封装 SI/PI、IR/EM E4）；
- 后仿网表与 LVS 提取要同源：PEX 和 LVS 用同一版图/同一 deck，避免「LVS 对的是一版、后仿提的是另一版」。
相关与延伸
- 同模块：F1 SPICE 求解；数模协同（F3）、计算光刻（F4）；数字物理验证：E3 Calibre。
- 电源/信号：E4 功耗 IR/EM、封装 SI/PI、片上 SI。
- 概念：混合信号边界、ESD/IO。
总结
模拟版图不能自动 P&R，因为失调、增益、带宽和噪声直接由器件匹配与具体几何决定，性能是画出来的：用大面积与单位器件并联抑制随机失配，用共质心、叉指、dummy、同向同环境和严格对称布线消除位置温度梯度、WPE/应力等系统失配，再用 guard ring、深 N 阱和屏蔽把数字开关噪声与闩锁挡在敏感节点外；前仿用理想器件过于乐观，必须经 Calibre/QRC 做 PEX 把版图提成带分布 RC 的网表，用同一个 SPICE testbench 跑 post-layout 仿真，面对带宽下降、失调变差、寄生极点这些「现实的一击」回到版图迭代，并保证 LVS 先于后仿 clean、器件倍率与衬底连接识别正确、PEX 与 LVS 同源——模拟收敛靠的正是「画→验→提→仿→改」循环里对几何、寄生和失配的经验判断。