FPGA 入门（52 篇）

FPGA 领域导读 的「入门」层文章全量索引，按编号顺序组织。返回 FPGA 领域导读 查看三层学习路线与心智模型。

---

• 01 FPGA 架构基础
• 02 Verilog 设计基础
• 03 FPGA 是什么与选型
• 04 开发板与工具链 Vivado/Quartus
• 05 开发全流程 到比特流上板
• 06 第一个工程 LED 与计数器
• 07 Testbench 与仿真 iverilog/Vivado Sim
• 08 XDC 约束入门 时钟与管脚绑定
• 09 组合与时序逻辑 可综合 Verilog 两大范式
• 10 LUT 与 FF 深入
• 11 FPGA vs CPU/GPU/ASIC/MCU
• 12 厂商与器件家族
• 13 Vivado 工程上手
• 14 Quartus 工程上手
• 15 module 与端口
• 16 数据类型与运算
• 17 always 块与 case
• 18 阻塞与非阻塞赋值
• 19 意外锁存器与新手坑
• 20 神经网络与 FPGA 推理入门
• 21 GPU 计算入门与 FPGA 对照
• 22 状态机入门 米利摩尔三段式
• 23 计数器与分频 时钟使能
• 24 按键消抖 同步稳定计时边沿检测
• 25 数码管与 LED 阵列 动态扫描
• 26 UART 回环 帧格式波特率收发
• 27 仿真看波形 Testbench 读波形
• 28 XDC 管脚与时序 create_clock
• 29 FPGA 时钟与复位 异步断言同步释放
• 30 BRAM vs 分布式 RAM
• 31 DSP48 初认识 乘法乘加硬块
• 32 IP 核怎么调 IP Catalog 例化 OOC
• 33 PLL MMCM 时钟向导 倍频分频 locked
• 34 ILA 第一次用 在线逻辑分析仪抓信号
• 35 比特流下载与 QSPI Flash 固化
• 36 资源利用率报告 LUT FF BRAM DSP
• 37 时序报告入门 WNS WHS Slack
• 38 同步设计原则 避免门控时钟
• 39 Verilog vs VHDL 对比选型
• 40 SystemVerilog 设计子集 logic enum
• 41 开源 FPGA 工具链 Yosys nextpnr
• 42 仿真对不等于上板对 时序管脚复位时钟
• 43 上板调试思路 最小系统点灯二分隔离
• 44 开发板外设地图 原理图找管脚 bank 电平
• 45 FPGA 供电与散热 电源轨上电顺序功耗
• 46 定点数基础 Q 格式量化截位饱和
• 47 FIR 滤波器入门 抽头延迟线乘加 DSP48
• 48 VGA 显示入门 行场同步像素时钟
• 49 SPI 读取 ADC CPOL CPHA 主控状态机
• 50 RTL 版本管理 Git tcl 可复现工程
• 51 FPGA 岗位与学习路径 逻辑/接口
• 52 FPGA 术语速查表 架构/流程/约束

总结

本页是 FPGA 入门层 52 篇的全量索引，按学习顺序覆盖架构、Verilog、状态机、Testbench、XDC 约束、时钟复位、IP 核、ILA 调试与时序报告，是从零到能独立上板的基础路线。