iverilog task/function 端口不匹配：参数个数、方向与 output reg 排查
iverilog task/function 端口不匹配 通常发生在展开阶段：编译器已经把调用点和子程序声明对应起来，却发现实参数量不对，或者 output 实参无法接回结果。它不同于 iverilog include 文件找不到，源码已被读取，重点应放在声明与调用的逐项对应上。
本文要回答的问题
Missing argument 3 of call to task指的是哪一个端口？- task 的 output 为什么不能直接接
a + b，而 input 可以？ output reg中的方向与变量属性分别解决什么问题？- function 与 task 的调用位置、返回结果方式有什么差别？
这张图强调“调用契约”而不是某个报错关键词：数量、方向和返回方式必须一起核对。最后的数值自检也很重要，因为本例有一种非法 output 调用会打印 error，却仍让编译与仿真返回 0。
一、完整报错：缺少实参与非法 output 不是同一类问题
实验使用 Icarus Verilog 13.0，所有源文件以 -g2012 编译。task_count_bad.sv 中的 task 依次声明 x、y、result 三个端口，调用却只有 add2(a, b)。合并标准输出和标准错误后，诊断原文为：
task_count_bad.sv:18: error: Missing argument 3 of call to task.
1 error(s) during elaboration.
task_count_bad compile exit=1 (expected=1)“argument 3”按位置指向声明中的第三个端口 result，不是要求再补一个输入。这里没有按名字关联端口的语法，调用列表从左到右与形参对应；少了最后的 output，task 算出的结果也无处写回。
function 的数量错误措辞不同。function_count_bad.sv 声明 add2 接收 x、y，调用却写成 sum = add2(a)，得到：
function_count_bad.sv:17: error: The function add2 has been called with missing/empty parameters.
function_count_bad.sv:17: : Verilog doesn't allow passing empty parameters to functions.
1 error(s) during elaboration.
function_count_bad compile exit=1 (expected=1)两条诊断都在展开阶段终止编译，退出码为 1。missing/empty parameters 不代表可以主动写空参数占位；对本例而言，正确修复是把第二个实参 b 补上。
二、根因：方向决定数据能否写回，reg 决定 task 内部如何赋值
task 的 input 在调用时读入值，因此常量能接 input，表达式也能接 input。output 则要在 task 返回时把内部结果写回调用处，实参必须是可赋值的变量，即左值（l-value）。把 a + b 接到第三个 output 端口，表达式能算出数值，却没有一块可接收结果的存储位置。
本版工具对这种情况给出了需要特别留意的组合：
task_direction_bad.sv:18: Assignment l-value too complex.
task_direction_bad.sv:18: error: I give up on task port 3 expression: (a)+(b)
task_direction_bad compile exit=0 (expected=0)
sum=x
task_direction_bad simulation exit=0 (expected=0)虽然出现 error，编译和仿真退出码却都是 0，sum 保持未知值 x。因此批处理不能只判断进程是否成功退出，还应让编译日志保持无 error，并用自检检查关键结果。这里也不能把 sum=x 当成普通仿真功能缺陷，它与前面的非法 output 实参是同一次调用的后果。
output reg [8:0] result 可以拆成两部分理解：output 规定结果向调用者写回；reg 声明 task 内部的 result 是变量，允许在 begin ... end 中过程赋值。它不会把调用处的表达式变成左值，也不要求调用者额外声明同名变量。调用者只需提供 reg [8:0] sum 这样的可写对象。
| 对比项 | task | function（本例的 Verilog 风格） |
|---|---|---|
| 调用位置 | 独立语句，如 add2(a, b, sum) | 表达式右侧，如 sum = add2(a, b) |
| 输入 | 按位置传入 input | 按位置传入 input |
| 结果返回 | output/inout 写回实参 | 给函数名赋值，由表达式取得返回值 |
| 本例结果载体 | output reg result | add2 = x + y |
所以“给 task 加返回值”不是修复方向：task 应补 output 实参，function 则应把调用放进表达式，并给函数名赋值。
| 看似省事的改法 | 为什么不可靠 | 应采取的修复 |
|---|---|---|
写成 add2(a, b, ) 留空第三个实参 | 空位没有提供写回对象，仍是不完整调用 | 第三个位置传入 sum 变量 |
把 result 从 output 改成 input | 调用也许能编过，但内部结果不再回传 | 保留 output，修正调用处实参 |
把 task 写成 sum = add2(...) | task 调用是语句，不像 function 那样产生表达式值 | 独立调用 task，用 output 接结果 |
还要注意声明位置。本例采用 task add2; 后逐行列出端口的旧式写法，编译器会把后续声明合并为同一个端口表；若维护时只在调用处增加变量，却漏看声明中的方向，仍可能把 input 当 output 使用。修改后应重新阅读完整 task，而不是只检查报错那一行。
reg 也不表示一定对应硬件寄存器。在这里它首先是 Verilog 变量的声明属性，说明 result 能由过程赋值更新；是否综合成触发器还取决于时序逻辑与完整电路语义，不能由 output reg 四个字符直接推断。
三、排查清单：同时核对声明、调用和诊断后的产物
红色表示故障入口，蓝色表示核对动作，橙色表示修复，绿色表示验收。沿着图走一遍，可以避免只补参数个数、却留下非法 output 实参。
实际排查时可用下面三项快速收敛：
- 从调用行回看完整声明。旧式端口列表要同时看
task/function行和后续input、output声明，不能只数括号里的名字。 - 逐个 output 检查实参。变量通常可写回；算术表达式、拼接结果或常量不具备本例所需的赋值目标。不要把 output 错声明成 input 来消错，那会让结果根本不回传。
- 清理旧产物再复跑。数量错误退出 1 时不应继续运行旧
.vvp；方向错误即使退出 0，也要看诊断和自检值。编译成功但输出x，仍不是 PASS。
四、修复代码：task 写回变量，function 返回表达式
修复文件保留两个独立子程序，避免为了复用名字而混淆调用语义。task 的三个实参与声明一一对应，第三个是变量 task_sum；function 接收两个输入，通过给 add2_function 赋值返回九位结果。
task add2;
input [7:0] x;
input [7:0] y;
output reg [8:0] result;
begin
result = x + y;
end
endtask
function [8:0] add2_function;
input [7:0] x;
input [7:0] y;
begin
add2_function = x + y;
end
endfunction
initial begin
a = 8'd7;
b = 8'd5;
add2(a, b, task_sum);
function_sum = add2_function(a, b);
if (task_sum === 9'd12 && function_sum === 9'd12) begin
$display("PASS: task_sum=%0d function_sum=%0d",
task_sum, function_sum);
end else begin
$fatal(1, "FAIL: task_sum=%0d function_sum=%0d",
task_sum, function_sum);
end
$finish;
end这里结果宽度取九位，是为了容纳两个八位操作数相加后的进位。=== 做包含未知值的四态比较，若任一结果仍为 x，条件不会成立，自检会进入 FAIL，而不会像某些宽松比较那样掩盖问题。
五、复跑 PASS：故障符合预期，修复得到两个 12
完整记录依次包含 task 缺参、非法 output、function 缺参和修复用例。run.sh 对每一步的实际退出码与预期值逐项核对，最后的总 PASS 只表示所有对照结果符合预期；前两个故障用例本身仍保留错误诊断。
修复编译退出 0 且没有诊断，仿真打印 PASS: task_sum=12 function_sum=12 并退出 0。这样同时验证了端口数量、output 写回、function 返回值和结果位宽，不是仅凭“能生成 vvp”判断成功。
实验环境
- 机器/系统：Intel x86_64 Mac / macOS 26.5.2。
- 工具版本：Icarus Verilog 13.0 (stable) (v13_0)，VVP Code Generator 同为 13.0。
- 日期：2026-10-30。
- 完整命令：在实验目录运行
bash run.sh；脚本以iverilog -g2012编译四个独立源文件，对两个可执行产物运行vvp，并逐项记录实际与预期退出码，标准输出和标准错误合并保存。
代码获取
四份源文件、复现脚本和完整运行记录见公开仓 experiments/ts-iverilog-task-function-port-mismatch。进入目录后运行 bash run.sh，即可复现本文诊断与修复结果。
这一篇在知识体系里的位置
本篇属于 iverilog task/function 端口不匹配所在的 EDA 报错排查系列，处理展开阶段的子程序调用契约。如果错误发生在源文件读取之前，应转查 与 iverilog task/function 端口不匹配不同的 include 搜索路径；若诊断指向标识符附近的语法，则参考 iverilog task/function 端口不匹配之外的语法错误排查。
总结
iverilog task/function 端口不匹配 要按声明顺序核对数量、方向和调用形式。task 的 output 必须接可写变量，output reg 允许 task 内部过程赋值并写回；function 则通过函数名返回值、在表达式中调用。本版实测还发现非法 output 实参会打印 error 但退出 0，因此修复验收必须同时检查诊断、退出码和数值自检。