薄膜沉积：CVD/PVD/ALD 三大路线对比与先进节点的选择
更新时间：2026-09-24。本文是「集成电路大类 · 芯片设计」进阶层（intermediate）晶圆制造工艺系列的一篇。光刻和刻蚀负责在晶圆上「画出图形、挖出孔洞」，而图形之间的材料——栅介质、电极、金属连线——都要靠薄膜沉积一层一层长上去。一颗先进芯片要长几十上百层不同材料的薄膜，沉积工艺与整体流片流程的关系见 流片与制造——从 GDSII 到芯片。
本文要回答的问题
- 芯片里到底要长哪些薄膜？为什么不能都用一种方法？
- CVD、PVD、ALD 各自靠什么物理化学机制成膜，台阶覆盖能力差在哪？
- LPCVD、PECVD、HDPCVD 的温度与等离子体是怎么权衡的？
- ALD 为什么能做到「每周期一层原子」，又为什么慢且贵？
- 高 K 栅介质、铜阻挡层、SiGe 应力工程分别用什么沉积手段？
一、薄膜是什么：一层一层长出来的器件
晶圆本身只是一片硅，但器件不是刻在硅里就完事——从栅极到互连，几乎所有功能结构都是「沉积一层薄膜 → 光刻刻蚀成形 → 再沉积下一层」叠出来的。常见薄膜按用途可以归成几类：
| 薄膜材料 | 作用 | 典型沉积方式 |
|---|---|---|
| SiO2 / SiN | 隔离、侧墙、硬掩模、钝化 | CVD（热氧化也长 SiO2，见氧化层生长与热预算） |
| 多晶硅 | 传统 MOS 栅极、电阻 | LPCVD |
| W / Ti / TiN | 接触孔填充、黏附层、阻挡层 | CVD / PVD / ALD |
| Cu | 后端互连导线 | PVD 种籽层 + 电镀（见铜互连 BEOL） |
| HfO2 等高 K 介质 | 先进节点栅介质 | ALD |
| SiGe | PMOS 源漏应力工程 | 外延 |
注意区分沉积和热氧化：热氧化是消耗衬底硅让它与氧反应长 SiO2，而沉积是从外部把材料送进来贴在晶圆表面，不消耗衬底，因此能长硅以外的任何材料。薄膜沉积要同时回答四个工程问题：多厚（埃级精度）、均不均匀（片内/片间）、贴不贴得住台阶和深孔（conformality）、耐不耐受后面的高温（热预算）。
二、CVD：让气体在晶圆表面发生化学反应
**CVD（Chemical Vapor Deposition，化学气相沉积）**的思路：把含有目标材料元素的气体（前驱体）送进反应腔，气体输运到晶圆表面后被加热或被等离子体激活，发生化学反应，固态产物留在晶圆上成膜，气态副产物被泵抽走。例如长 SiN：硅烷 SiH4 与氨 NH3 反应生成 Si3N4 和氢气；长 SiO2：硅烷加氧气，或用 TEOS 分解。
上图画出了 CVD 的共性链路：供气、均匀分配、表面反应、抽除副产物。工程上的分化主要发生在「靠什么提供反应能量」这一环：
| 变体 | 压强/能量 | 温度 | 特点与用途 |
|---|---|---|---|
| APCVD（常压 CVD） | 大气压附近、靠热能 | 约 400–500°C | 设备简单产能高，但气相中易提前成核产生颗粒、均匀性差，先进线已少见，多用于厚氧化层与钝化玻璃 |
| LPCVD（低压 CVD） | 低压（托量级）、靠热能 | 约 600–800°C | 膜质致密、片内均匀、台阶覆盖好；长多晶硅、SiN |
| PECVD（等离子体增强 CVD） | 等离子体激活 | 约 200–400°C | 低温也能反应，适合后端金属层之上的钝化；膜质略松 |
| HDPCVD（高密度等离子体 CVD） | 高密度等离子体 | 中等温度 | 沉积同时被离子轰击溅射，能一边填缝一边成型，适合填沟槽 |
拆开看，CVD 的表面反应可以分成五步：反应物从主气流扩散到晶圆表面、在表面吸附、沿表面迁移并发生化学反应、气态副产物脱附、被气流带走。低温时速率由表面化学反应决定，膜速随温度指数上升；温度高到表面反应快过气体供应，就转入质量输运控制区，速率对温度不再敏感、却极度依赖气流均匀度——量产工艺刻意选在这个区间，就是为了整片晶圆长得一样快。典型数字：LPCVD 长 SiN 约 4–10 nm/min、长多晶硅约 10–20 nm/min。
膜质上的权衡同样有数字可循。LPCVD 长出来的 SiN 含氢少、致密，应力可通过配比和温度在拉应力与压应力之间调整，折射率约 2.0；PECVD 因为温度低、反应不完全，膜里残留大量以 Si-H、N-H 键存在的氢（原子百分比可达 10%–20%），结构偏松，折射率随硅氮配比在约 1.9–2.3 之间变化，膜越富硅折射率越高。PECVD 氧化硅也常用折射率（理想 SiO2 约 1.46）反推成分偏差。
这里的核心权衡是温度与膜质：LPCVD 温度高、膜好，但后端布好铜互连之后晶圆承受不了几百度，只能用 PECVD 在低温下完成；HDPCVD 则用离子轰击换填充能力。CVD 整体上台阶覆盖不错，但在深宽比（孔深比孔径）很大的结构里，气体分子在孔口反应太快、进不到孔底，仍会出现「封口夹断」，留下空洞。
三、PVD：物理轰击，把靶材原子砸到晶圆上
**PVD（Physical Vapor Deposition，物理气相沉积）**不发生化学反应，靠物理过程把固态源材料的原子搬到晶圆上，分两种主流：
- 溅射（sputtering）：在真空腔里充入氩气，加高电压让氩离子形成等离子体，带正电的氩离子猛烈轰击金属靶材，把靶材原子一个个撞飞出来，溅落到对面的晶圆上凝结成膜；磁控溅射（magnetron sputtering）用磁场约束电子提高离化率，是工业主流；
- 蒸镀（evaporation）：直接加热把源材料熔化蒸发，原子沿直线飞到晶圆，方向更直、覆盖更不均匀，现今主要用于一些特殊金属和研究场景。
按供电方式，溅射还分两种。DC 溅射加直流电压，只适用于金属等导电靶材——绝缘靶上正电荷会不断堆积，把后续氩离子排斥开，放电很快熄灭；RF 溅射改用 13.56 MHz 的射频交流电压，极性周期反转，靶面电荷来不及积累，因此 SiO2、Al2O3 之类绝缘介质也能溅。磁控溅射在靶后布置磁铁，让电子被束缚在靶面附近做螺旋运动，氩气离化率成倍提高，沉积速率比最简单的二极溅射高一个量级以上，工作气压还能降到毫托量级，减少膜里裹入的气体原子。
PVD 不发生化学反应，膜的杂质主要来自残余的氧和水，所以本底真空度往往要抽到 10⁻⁷–10⁻⁸ Torr 量级：溅钛、钨这类活性金属时真空稍差，膜就会掺氧掺氮、电阻率明显上升。膜的应力也可由工艺旋钮调节——氩气压强低时到达晶圆的原子能量高，膜致密、常带压应力；压强高时原子途中碰撞损失能量，膜疏松、倾向拉应力，工程师靠这个把整片薄膜调到接近零应力，避免厚膜开裂或翘曲。
PVD 设备简单、膜纯度高、几乎什么金属都能溅，是长铝、钛、钽以及铜电镀前的种籽层的主力。但它的物理本性决定了一个短板：飞出的原子走的是近似直线，像手电筒照东西——正对着的表面照得亮，侧壁照得薄，深孔底部照不到。所以 PVD 的台阶覆盖随深宽比增加迅速恶化，孔口还容易堆出悬垂把孔封死。先进节点的阻挡层因此从纯 PVD 逐渐让位给 ALD。
四、ALD：两种前驱体交替，每周期只长一层原子
**ALD（Atomic Layer Deposition，原子层沉积）**可以看成把 CVD 的一个化学反应「拆成两个半反应、分开做」。以长 HfO2 为例，一个周期分四步：
- 通入第一种前驱体（含铪的有机金属蒸气），它在晶圆表面化学吸附——注意是化学吸附而不是无限堆积，表面可结合位点占满后再多通也不反应，这叫自限制（self-limiting）；
- 用惰性气体把多余前驱体和副产物吹扫干净；
- 通入第二种前驱体（水或臭氧），与吸附好的第一层反应，生成一层 HfO2，反应再次自限制——表面被氧位点占满即停；
- 再吹扫。然后回到第 1 步，循环往复。
每个周期只长约 0.1 nm（一个原子层量级），膜厚只由循环次数决定，想长 3 nm 就跑 30 个周期，均匀性和厚度控制是埃级的。不同材料的每周期生长量（GPC，growth per cycle）都有稳定的典型值：Al2O3（TMA 三甲基铝配水）约 0.10–0.12 nm/循环，HfO2 约 0.08–0.12 nm/循环，金属氮化物如 TiN 只有约 0.02–0.05 nm/循环。一个周期含两次进气、两次吹扫，耗时几秒到十几秒，折算有效速率仅约 0.5–2 nm/min，比 CVD 慢一个数量级。
自限制要成立，衬底温度必须落在所谓 ALD 窗口内：温度太低前驱体会在表面冷凝、发生物理堆积，一层吸附变成多层；温度太高前驱体直接热分解，同样失控。以最经典的 Al2O3 为例，窗口大约在 200–350°C，偏离窗口 GPC 就不再是平的。前驱体还必须足够活泼又足够稳定——能在表面迅速反应、又不至于在管路里分解，这也是有机金属前驱体又贵又挑供应商的原因。更关键的是：前驱体是靠吸附而非视线方向成膜，只要气体能扩散到的表面就会长膜，深孔底部、侧壁、顶部厚度几乎完全一致，台阶覆盖率接近 100%。
这张对比图把三大路线在深孔上的差异画到了一张图里：PVD 的视线效应让它在孔口堆积、孔底裸奔；CVD 显著改善但并非无限；ALD 则把「面长多厚」与「面朝哪个方向」彻底解耦。代价同样直白——每周期四步还要两次吹扫，ALD 的沉积速率以埃/分钟计，长厚膜极其耗时，前驱体（有机金属化合物）又贵又毒，所以 ALD 只用在「非它不可」的关键薄层上。
五、横向对比与外延：还有一类特殊的「长膜」
把三大路线放到一张决策表上，差别一目了然：
| 维度 | CVD | PVD | ALD |
|---|---|---|---|
| 成膜原理 | 气体在表面化学反应 | 物理轰击靶材/蒸发 | 前驱体交替自限制反应 |
| 典型温度 | LPCVD 600–800°C / PECVD 200–400°C | 室温至数百摄氏度 | 通常 200–400°C |
| 台阶覆盖（conformality） | 良好，高深宽比受限 | 差，视线效应明显 | 近乎完美 |
| 沉积速率 | 快 | 快 | 很慢（每周期约 0.1 nm） |
| 厚度控制 | 靠时间/流量 | 靠时间 | 靠循环次数，埃级 |
| 成本 | 中 | 低 | 高（前驱体贵、产能低） |
| 典型用途 | SiO2/SiN/多晶硅/W | 铝、铜种籽层、金属电极 | HfO2 高 K 介质、TiN/TaN 阻挡层 |
conformality（保形性/台阶覆盖率）的量化口径是：最薄处膜厚与顶部平面膜厚之比。深宽比 10:1 的结构上这个比值还能保持 0.9 以上，基本只有 ALD 做得到。
沉积环节也讲「选择性」。接触孔里的钨塞（W plug）是经典案例：用 CVD 让六氟化钨 WF6 与 SiH4、H2 反应长钨，钨在介质表面成核很慢，所以先铺一层薄成核层再填充孔腔；选择性 CVD 更进一步，只在暴露的硅或金属上长膜、在介质上不长，可以省掉一次光刻刻蚀，但对表面洁净度和终点判断极其敏感，窗口很窄。这里同样有权衡：反应物供应越足、沉积速率越快，也越容易在不该长的面上成核，速率和选择比往往朝相反方向走，工艺调试时必须两头取平衡，不能单看一边。
另外有一类成膜不归在上述三家之内：外延（epitaxy）——在单晶衬底上继续长出与晶格对齐的单晶层。它通常用 CVD 的变体实现（如 SiH2Cl2 气相外延），但成膜质量要求是单晶延续而非多晶或非晶。先进 CMOS 用外延在 PMOS 源漏坑里长 SiGe（硅锗）：锗原子比硅大，长出来的 SiGe 对沟道施加压应力，把硅的晶格撑开、空穴迁移率显著提高，这就是 90 nm 之后广泛使用的应力工程；NMOS 一侧则用 SiC 施加拉应力。
六、为什么先进节点离不开 ALD
把 ALD 推上不可替代位置的是两件器件层面的事。第一是高 K 金属栅（HKMG）：65 nm 以后 SiO2 栅介质缩到 1.5 nm 以下，电子直接隧穿，漏电不可接受。改用介电常数约为 SiO2 五倍的 HfO2，同样的电容可以把物理厚度做到 3–4 nm，但 HfO2 薄膜要求在整个沟道上连续、致密、厚度埃级可控、且与硅界面干净——只有 ALD 的自限制成膜满足全部条件。45 nm 节点 Intel 率先量产 HKMG，此后 HfO2-ALD 成为所有先进逻辑工艺的标配。
第二是铜互连的阻挡层：铜会扩散进硅和介质造成中毒，必须先在孔壁包一层 TaN/Ta 阻挡层。互连孔（via）在 7 nm 节点深宽比超过 10:1，孔径只有十几纳米，阻挡层若侧壁不均匀或孔底断裂，铜就会渗漏；PVD 早已力不从心，阻挡层改用 ALD，再在上面 PVD 一层铜种籽层供电镀生长（完整链路见 BEOL 铜互连）。ALD 的低温窗口也恰好满足后端薄铜层经不起高温的热预算约束。
代价是产能与成本：ALD 腔体贵、前驱体贵、单位时间产出低，工艺工程师的常态是「能用 CVD/PVD 绝不上 ALD，关键薄层非 ALD 不可才用」。在前端制造全流程 FEOL 里数一下沉积步骤会发现，同一颗芯片往往三种工艺并存：LPCVD 长多晶硅和侧墙、PVD/电镀做互连、ALD 守栅介质和阻挡层——没有赢家通吃，只有按材料、温度、深宽比各就各位。
晶圆制造工艺系列（10 篇）
- 从沙子到硅片：晶圆制造与拉晶
- 光刻原理：掩模、曝光与分辨率
- EUV 光刻：光源与量产难点
- 刻蚀：干法、湿法与各向异性
- 离子注入与退火激活
- 薄膜沉积：CVD/PVD/ALD 对比（本篇）
- 氧化层生长与热预算
- 化学机械抛光 CMP 与平坦化
- CMOS 前端制造全流程 FEOL
- 后端互连 BEOL：铜互连与低 K 介质
这一篇在知识体系里的位置
薄膜沉积向上承接 光刻原理 与刻蚀所定义的图形，向下喂给 CMP 平坦化 和 BEOL 铜互连。想看这些步骤如何按顺序织成一条产线，读 CMOS 前端制造全流程 FEOL；想理解沉积为什么总在与温度较劲，配读氧化层生长与热预算。器件角度的落点是高 K 金属栅与应力工程，属于先进器件结构的基础。
总结
薄膜沉积三路线：CVD 靠气相化学反应、膜质均匀速度快，是 SiO2/SiN/多晶硅主力；PVD 靠溅射等物理轰击、便宜但视线效应导致深孔覆盖差，适合金属与种籽层；ALD 把反应拆成两种前驱体交替的自限制半反应、每周期约一层原子，台阶覆盖近乎完美且厚度埃级可控，虽慢且贵，却是高 K 栅介质 HfO2 和高深宽比阻挡层在先进节点上唯一可行的选择；外延 SiGe 则另走单晶路线做沟道应力工程。