FPGA 入门 16：意外锁存器与新手坑——综合警告的头号来源
更新时间：2026-09-12。本文是
fpga/入门层第 18 篇。原理见 组合与时序逻辑、always 块与 case、阻塞非阻塞、数据类型与位宽。
本文要回答的问题
- 什么是「推断出锁存器（inferred latch）」？Verilog 在什么语义下会默默给你加一个锁存器？
- 锁存器和触发器有什么区别，为什么在 FPGA 里它几乎总是 bug，而不是有意设计？
- 组合逻辑里哪些写法会导致漏赋值：if 没 else、case 没 default、多输出只覆盖一部分？
- 「组合块开头给所有输出赋默认值」为什么能一次性根治所有意外锁存器？
- 手写敏感列表
@(a or b)漏信号，为什么会造成「仿真错、综合对」的仿综不一致？ - 漏 begin/end、
if(a=1)误写赋值、else 悬空归属、位宽截断这些「不报错但错」的坑长什么样？ - 综合日志里 latch/multi-driven/width mismatch 等警告该怎么逐条处理？
- 怎样用 always_comb、代码评审清单和仿真把这些问题在前期拦住？
读完本文，你应当能在写组合逻辑时主动避免意外锁存器和常见静默错误，并能独立读懂、清零综合报告里与这些问题相关的关键警告。
一、意外锁存器怎么来的
// ❌ en=0 时 y 没赋值 → 综合器推断 latch
always @(*) begin
if (en) y = a;
end
// ✅ 修法 1: 补 else
always @(*) begin
if (en) y = a; else y = 1'b0;
end
// ✅ 修法 2(推荐): 开头给默认值
always @(*) begin
y = 1'b0; // 所有输出先有确定值
if (en) y = a;
endcase 缺 default 同理。FPGA 原生是触发器结构，latch 电平敏感、易毛刺、时序难分析——几乎全是 bug。
二、陷阱清单
| 坑 | 现象 | 正确做法 |
|---|---|---|
| if 无 else / case 无 default | inferred latch 警告 | 开头赋默认值、补全分支 |
| 手写敏感列表漏信号 | 仿真与硬件不一致 | 一律 always @(*) |
| 漏 begin/end | 条件只管一条语句 | 多条语句必须包裹 |
if(a=1) 误赋值 | 恒真 | == 比较，SV 用 always_comb |
| 位宽不匹配 | 静默截断/丢进位 | 核对位宽、加法宽一位 |
| 输出反馈回组合输入 | 振荡 | 反馈路径必经寄存器 |
| else 悬空归属错 | 嵌套 if 逻辑错 | begin/end 明确层次 |
三、防御性模板
四、锁存器到底是什么、为什么 FPGA 不欢迎
要根治意外锁存器，先理解它在电路上是什么。锁存器（latch，常指 D 锁存器）有一个数据输入 d、一个使能 e、一个输出 q：
- 使能 e 有效（高电平）期间，锁存器「透明」：q 直接跟随 d，像一根带开关的线；
- 使能 e 变无效那一刻，q 锁存住当时的 d，之后 d 怎么变 q 都保持。
触发器（flip-flop）则不同：它只在时钟边沿采样一次 d，其余时间完全封闭。两者对比：
| D 锁存器 latch | D 触发器 flip-flop | |
|---|---|---|
| 何时采样 | 使能电平有效期间（透明） | 时钟边沿一瞬 |
| 毛刺敏感度 | 窗口内输入毛刺直通输出 | 边沿外隔离 |
| STA 时序分析 | 需处理透明/时间借用，复杂 | 标准建立/保持检查，成熟 |
| FPGA 资源 | 无专用单元，用通用资源拼 | 大量原生 FF |
| RTL 出现场景 | 几乎都是漏写分支 | 时序 always 的预期产物 |
当你在组合 always 里让某输出「某些路径不赋值」，Verilog 要保证它的值还在，就只能放一个电平敏感的保持元件——于是综合器推断出 latch。它会带来：①使能窗口内毛刺透传；②时序分析更难，可能与后续逻辑形成难以收敛的路径；③在基于 FF 的 FPGA 结构里浪费 LUT/布线；④行为依赖电平时序，仿真与上板可能不一致。所以在 FPGA/同步设计领域，inferred latch 一律按 bug 对待（只有少数 ASIC 低功耗/时间借用场景才会刻意用锁存器，那是进阶话题）。
五、三种产生锁存器的典型写法
1）if 没有 else
// ❌ en 为 0 时 y 没被赋值 -> 保持 -> latch
always @(*) if (en) y = a;
// ✅ 补全，或开头给默认值
always @(*) begin y = 1'b0; if (en) y = a; end2）case 不全且无 default
// ❌ sel=2/3 时 y 保持 -> latch
always @(*) case (sel)
2'd0: y = a;
2'd1: y = b;
endcase
// ✅ 先默认 + default
always @(*) begin
y = 1'b0;
case (sel)
2'd0: y = a;
2'd1: y = b;
default: y = 1'b0;
endcase
end3）多输出只覆盖一部分
// ❌ 即使每个分支都写了 y1，y2 只在某个分支出现 -> y2 出 latch
always @(*) begin
y1 = a;
if (en) begin y1 = b; y2 = c; end
end
// ✅ 块开头把 y1、y2 都赋默认值，再按需覆盖统一防御模板：always_comb begin 输出1=默认; 输出2=默认; ... 再用 if/case 覆盖 end。这样无论走哪条路径，每个输出都有定义，语法上排除了「保持」，也就不可能推断锁存器。注意时序 always 不需要这套——寄存器本来就设计为保持，if(en) q<=d; 省略 else 是标准的带使能触发器。
六、敏感列表：仿真与综合为什么会分叉
Verilog-1995 时代要手写敏感列表：always @(a or b or sel)。它只告诉仿真器何时执行块；综合器根本不依赖它，而是直接按块内逻辑把所有输入接进电路。于是漏写一个信号时：
- 仿真：该信号变化不触发块，输出不更新（仿真行为错）；
- 综合：硬件仍然对该信号敏感（实际电路对）。
两边不一致，而且不会报错，这种 bug 极难查。Verilog-2001 引入 always @(*)（等价 @*），自动包含块内读取的全部信号，从语言层面消除该问题。纪律：组合逻辑永远用 @(*)（SystemVerilog 用 always_comb，它还会在零时刻自动执行一次并对锁存器报错）；时序逻辑只列时钟和异步复位沿。
七、其余「不报错但错」的高频陷阱
- 漏 begin/end：if/else/for 后默认只作用于紧跟的一条语句；想包含多条必须用 begin...end。漏掉会让你以为在条件里的语句变成无条件执行。SystemVerilog 风格建议始终加 begin/end。
- if 里误写赋值：
if (a = 1)是赋值且恒真，应为if (a == 1)。防御写法把常量放左边if (1'b1 == a)，一旦少写等号会编译报错。 - else 悬空（dangling else）：没有 begin/end 时，else 永远绑定最近的未配对 if；嵌套条件要用 begin/end 显式划定层次。
- 位宽静默截断/丢进位：窄变量接宽值高位丢弃，加法不留进位（见 数据类型与位宽）。
- 组合反馈环：组合输出不经过寄存器又绕回自己的输入，造成振荡/无法做 STA；任何「记住上次」的需求都要加 FF。
- 阻塞/非阻塞用错：时序块用
=、组合块用<=会引发竞争或滞后（见 阻塞与非阻塞）。 - 复位不全：部分寄存器没进复位，仿真为 x、上板上电随机，状态机尤其要复位回初始态。
八、怎么读综合器的锁存器警告
不同工具措辞略有差异，但关键词稳定，看到就要点开定位：
| 工具/关键词 | 含义 |
|---|---|
inferred latch for variable ... | 该变量在组合逻辑中存在未赋值路径，已被推断成锁存器 |
... is read in the always block but not in sensitivity list | 敏感列表漏信号（老代码），仿真/综合可能不一致 |
has multiple drivers | 同一信号被多处驱动 |
width mismatch / truncated | 位宽不一致被截断 |
combinational loop | 组合反馈环 |
node ... but no driver | 某输入无驱动（悬空） |
处理流程：①双击警告定位到具体变量/行；②回溯它在组合块里是否存在「不被赋值的路径」；③在块开头补默认值或补全 else/default；④重新综合确认该警告消失为 0，而不是「看起来能跑就忽略」。原则：组合逻辑里 latch、多驱动、组合环、未驱动输入这几类警告必须清零，其余（如未用信号）也要逐条确认。工具不把它们升级成 error，是因为 Verilog 语义上它们合法；但在同步 FPGA 设计里几乎都是错误。
九、防御性编码：从写法上消灭整类 bug
比起事后看警告，更高效的是用固定模板让 bug「写不出来」：
// 组合逻辑标准骨架：always_comb + 开头默认值 + 完整分支
always_comb begin
y = '0; // 每个输出先给安全默认
valid = 1'b0;
case (sel)
2'd0: begin y = a; valid = 1'b1; end
2'd1: y = b;
default: ; // 已由默认值覆盖
endcase
end
// 时序逻辑标准骨架：单时钟 + 异步复位 + 非阻塞 + 单一驱动
always_ff @(posedge clk or negedge rst_n) begin
if (!rst_n) q <= '0;
else if (en) q <= d;
end配套纪律：①全程用 SystemVerilog 的 logic/always_comb/always_ff，让工具对锁存器、多驱动、错误赋值直接报错；②组合块只描述「当前输入→输出」，不要在里面留状态；③状态、计数等「要记住」的东西一律进时序块；④比较写 ==、常量放左以防误赋值；⑤嵌套条件一律 begin/end。这些约束不增加多少工作量，却把本文绝大多数问题挡在编译期（进阶体系见 RTL lint）。
十、出问题时的排查顺序
当「仿真行为怪」或「上板不对」时，按下面顺序定位，命中率最高：
- 看警告：先搜 latch、multi-driven、sensitivity、width、loop 关键词。
- 区分组合/时序：每个 always 标注是
@(*)还是@(posedge clk)，确认赋值符号与之一致。 - 查完备性：组合块每个输出是否在所有路径赋值；case 是否全覆盖/有 default；多输出是否都有默认。
- 查 begin/end 与 else 归属：确认条件真正作用的语句范围。
- 查位宽与符号：截断、进位、有符号比较（见数据类型篇）。
- 查复位与初值：所有控制/状态寄存器复位值是否确定。
- 仿真对照波形：在可疑信号上看是否出现非预期保持（锁存特征）、x（未复位/悬空）、慢一拍（非阻塞用错）。
- 上板用 ILA/SignalTap：抓实际信号，与仿真逐拍对比（见 ILA 初用、仿真对上板错怎么办）。
十一、自测要点与学习地图
自测：① 画出 D 锁存器与 D 触发器的区别，并解释为何 FPGA 偏好后者；② 写出三种推断 latch 的代码并各自修复；③ 说明「开头默认值」为什么能根治；④ 解释手写敏感列表导致仿综不一致的机制；⑤ 指出漏 begin/end、误写 if(a=1)、else 悬空各自后果；⑥ 说出至少五条综合警告关键词与处理；⑦ 默写出组合/时序两个标准骨架。
学习地图：把前四篇串起来——数据类型解决值与位宽，always 与 case 解决结构，阻塞与非阻塞解决赋值时机，本文解决静默错误；随后在 状态机入门 里综合运用；验证手段看 Testbench 与仿真、看波形；工程化质量门看进阶 RTL lint。
十二、为什么「保持」在同步设计里应由 FF 而非 latch 负责
同步数字设计的核心假设是：所有状态都在时钟沿更新，组合逻辑只负责沿与沿之间的计算。这个假设让静态时序分析可以用统一的「寄存器到寄存器路径、建立/保持时间」模型检查整片芯片，工具能自动收敛时序、能可靠地插入流水线和优化。
锁存器打破了这个假设：它在电平期间透明，数据可以「借时间」穿过多个锁存级，分析需要处理锁存器使能相位、时间借用、最小脉冲宽度等复杂约束。ASIC 有时故意用锁存器做时间借用换取性能，但那需要专门的库和时序约束。FPGA 的逻辑单元为「LUT + FF」优化，没有高性能锁存器原语，推断出的 latch 往往更慢、更耗资源、更容易出毛刺。结论很简单：在 FPGA 入门乃至绝大多数工程中，「记住状态」一律用时钟沿触发器，组合逻辑保持纯函数，不要让 Verilog 替你推断 latch。
毛刺是怎么从组合逻辑冒出来的
真实门电路有传播延迟，多路选择信号变化时，不同路径延迟不同，输出可能在稳定前出现短暂的错误跳变（glitch/毛刺）。纯组合输出（例如状态译码后直接驱动 LED/片外使能）可能把这种毛刺送出去。解决办法不是试图让组合逻辑「绝对无毛刺」（很难），而是在输出端加一级寄存器，只在时钟沿采一次稳定值——这正是三段式状态机建议「输出打一拍」、以及避免 latch 的共同原因（FSM 见 状态机入门）。
十三、错误/正确对照合集
下面把高频静默错误集中成一份可直接照抄的对照：
// 1) 漏 else：latch -> 默认值
always_comb begin y = 1'b0; if (en) y = a; end
// 2) case 不全：latch -> default / 默认值
always_comb begin y = 1'b0; case (sel)
2'd0: y = a; 2'd1: y = b; default: y = 1'b0; endcase end
// 3) 漏 begin/end -> 始终包多条语句
if (en) begin p = a; q = b; end else begin p = c; q = d; end
// 4) 误写赋值 -> == 比较，常量在左
if (1'b1 == en) y = a;
// 5) 时序块误用 = -> 非阻塞
always_ff @(posedge clk) q <= d;
// 6) 组合块误用 <= -> 阻塞
always_comb y = a & b;
// 7) 两处驱动同一信号 -> 合并到一个块用 if 选源
always_ff @(posedge clk) q <= selA ? a : b;
// 8) 加法丢进位 -> 结果宽一位
{cout, sum} = x + y;把这份合集贴在工程笔记里，code review 时逐条对照，能挡掉绝大多数「能综合但行为错」的问题。
十四、动手实验：让警告一个个出现再消失
纸面规则容易忘，建议花半小时故意「制造—修复」，把每个坑都亲眼见一次：
- 写
always @(*) if(en) y=a;，综合，记录 latch 警告与综合出的电路；改成开头默认值，重新综合，确认警告为 0、电路变成普通 mux。 - 写一个 2 位 sel 的 case 只列 0、1，不加 default，观察 latch；补 default 后对比。
- 多输出块里让一个输出只在某个分支赋值，看综合器是否只对该输出报 latch（体会「逐输出检查」）。
- 用老语法手写
always @(a)而输出实际还依赖 b，在仿真里让 b 变化观察输出不更新，再换@(*)验证恢复。 - 故意漏 begin/end、把
==写成=，跑仿真看行为，再用 always_comb/常量在左让工具报错。 - 把同一个 reg 在两个 always 里赋值，看综合器的多驱动报错。
每一步都在综合 schematic 和波形里确认，错误长什么样、工具怎么提示、正确写法如何改变电路，会形成强烈的条件反射。
十五、把纪律嵌进流程：lint 与评审清单
靠人眼总有漏的时候，工程实践用三层防线把这些问题前移（进阶见 RTL lint）：
- 编辑器/lint 层：开启 SystemVerilog 语法检查，优先用 always_comb/always_ff，让 latch、多驱动、组合块非阻塞等问题在编辑期就报红。
- 综合警告层：把 latch、multi-driven、width mismatch、unconnected、combinational loop 等纳入「0 警告」目标；CI 可解析日志，出现即失败。
- 评审清单层：提交前自问——这个块是组合还是时序？组合块每个输出在所有路径都赋值了吗？case 有 default 吗？敏感列表是
@(*)吗？有多个源驱动同一信号吗？位宽留进位了吗？复位覆盖状态了吗？
一个可直接使用的组合逻辑评审清单：
- [ ] 使用
always_comb/@(*)，无手写敏感列表； - [ ] 块开头为每个输出赋了默认值；
- [ ] 每个 if 都有配套 else 或已被默认值覆盖；
- [ ] case 覆盖全部选择值或有 default；
- [ ] 全程阻塞
=，无<=； - [ ] 无组合反馈（输出不绕回自身输入）；
- [ ] 无悬空输入、无多驱动；
- [ ] 综合报告中该模块无 latch/loop/multi-driver 警告。
时序逻辑清单：
- [ ] 使用
always_ff @(posedge clk ...)； - [ ] 全程非阻塞
<=； - [ ] 单一时钟、单一驱动源；
- [ ] 复位把所有控制/状态寄存器带回确定初值；
- [ ] 异步输入先同步再使用（见进阶 CDC 与亚稳态）。
十六、两个典型案例复盘
案例一：数码管偶尔闪烁。 一个组合 always 用 case 把 BCD 译成段码，但只列了 0–9，没有 default，输入在某些瞬态取到非法值 10–15 时，综合出的锁存器保持旧段码，和寄存器级时序叠加产生偶发错段。修复就是在 always_comb 开头给段码默认值（全灭或显横杠）并加 default，警告清零后问题消失。教训：输入的非法组合在真实电路里一定会短暂出现（上电、跨时钟、计数器回卷），组合逻辑必须对所有输入都有定义。
案例二：仿真对、上板状态机偶发跑飞。 设计本身次态 case 完整，但有个组合输出块单独用 always @(*) 且某分支漏给 busy 赋值，综合出 latch；更麻烦的是 busy 又被反馈进次态判断，形成含锁存器的准时序环路，温度/电压变化时偶发跳变。仿真因为激励没覆盖那个组合，看起来全对。修复：给 busy 赋默认值、输出寄存一拍、切断反馈环，并在综合日志确认无 latch/loop。教训：仿真覆盖不到的路径，综合警告往往是你唯一的早期信号——警告不是噪音，是工具在告诉你硬件和你的心智模型不一致。
这两个案例的共同点：代码能编译、能下板、多数时候「看起来正常」，问题只在边界条件偶发。FPGA bug 的代价正在于它不像软件异常那样立刻崩溃，而是以「偶尔错、难复现」的形式潜伏。用默认值、完备分支、寄存器输出和 0 警告纪律，本质是把这些偶发问题在设计阶段就结构性地排除掉。
心态：从「能跑就行」到「证明它不会错」
新手常把综合警告当可忽略的提示，目标是「下载能看到现象」；进阶工程师的目标是「证明在所有合法输入和时序下行为正确」。本文这些看似琐碎的规则——默认值、default、敏感列表、begin/end、单驱动、复位、非阻塞——都是通往后者的台阶。你不需要一次记住所有细节，但要建立一个稳定习惯：**写完组合逻辑先问「每个输出在所有输入下都被赋值了吗」，综合完先扫关键警告，仿真专门覆盖边界与非法输入。**坚持这个习惯，锁存器这一类问题基本不会再进到调试阶段。
十七、把本文接进更大的知识网
意外锁存器不是孤立语法点，它牵出了同步设计的几条主线，值得在这里连起来：
- 与状态机的关系：三段式 FSM 的次态组合块最容易因漏 default 出锁存器，标准做法是开头先写
next = state（默认保持当前状态），再用完整 case 覆盖跳转，状态机就既能合法保持又不产生 latch；输出再寄存一拍防毛刺。具体写法在 状态机入门 里展开。 - 与复位/时钟的关系：当你发现自己总想「记住」某个值时，先想清楚它是不是应该进触发器、用哪个时钟、怎么复位，而不是依赖组合块的隐式保持。时钟与复位规范见 时钟与复位。
- 与仿真验证的关系：组合逻辑必须对包括非法值在内的所有输入有定义，所以 testbench 要主动喂边界值和非法值（0、全 1、未列选择码、计数器回卷点），不能只测「正常路径」。方法见 Testbench 与仿真。
- 与可综合性的关系：能编译不等于能正确综合，Verilog 里只有一部分结构能可靠映射到 FPGA（组合 always、时序 always、例化、常量 for 等）；带运行时延时、无限循环、未定义保持的写法要么不可综合、要么推断出意外结构。写每段代码都要能说出它综合后是什么电路。
掌握本文后，你已经集齐了 Verilog RTL 入门的四块基石：值与位宽（数据类型）、组合/时序两种 always（always 与 case）、赋值时机（阻塞与非阻塞）、以及本文的静默错误防御。接下来进入状态机、计数器、通信外设等实战主题时，你会发现那些更复杂的设计，本质都只是在反复、组合地运用这几条基石而已。建议把本文的两个标准骨架（带默认值的组合块、带复位的非阻塞时序块）和两份评审清单保存成自己的代码模板，以后每写一个新模块都从模板起步、写完照清单自查。开始时这会让你慢一点点，但几周后它会变成几乎不占时间的本能，而你因此避开的锁存器、多驱动、仿综不一致等问题，往往能省下数小时甚至数天的调试时间。在硬件设计里，前期多花一分钟确认「每个输出都有定义、每个寄存器都有复位、每个信号只有一个驱动源」，胜过后期在波形和上板怪现象里大海捞针。
十八、锁存器与触发器：一字之差，两种硬件
很多人把 latch 和 flip-flop 混为一谈，其实它们是两种不同的时序元件，理解差异能解释为什么综合器对意外 latch 如此警惕。锁存器是电平敏感的：以高电平有效 D 锁存器为例，当使能（时钟电平）为高时，输出像一扇敞开的门，随时"透明"地跟随输入 D 变化；使能拉低的瞬间，门关上，输出冻结在关门那一刻的 D 值上并一直保持。也就是说，在整个高电平窗口内，输出都可能随输入抖动，它是"一段时间"而非"一个瞬间"采样。触发器是边沿敏感的：主流 D 触发器由两级锁存器（主锁存器+从锁存器）反相串接构成，只在时钟上升沿那一刹那采样 D，其余时间输入怎么变都不影响输出，输出是干净、确定的寄存值。
为什么现代同步设计几乎只用触发器、并在组合逻辑里杜绝锁存器？因为电平透明特性带来三大麻烦。其一是时间借用与透明传播难以分析：锁存器在高电平期间持续导通，信号可以"借"用相邻阶段的时间，虽有经验设计者能用它优化时序，但对静态时序分析和普通工程师而言，这让"数据到底在哪一刻被抓住"变得复杂、容易出错。其二是毛刺敏感：使能有效窗口内输入上的任何组合毛刺都可能穿过去，破坏保持的值。其三是可测性差：扫描链和常规 DFT 流程以边沿触发器为基本单元，锁存器会让量产测试覆盖率下降。FPGA 内部本来就几乎没有专用锁存器资源，综合出的 latch 要用 LUT 加反馈拼，又慢又费。这就是为什么"组合 always 不完整→推断 latch"被当作必须消除的警告：你大概率不是真想要一个电平透明器件，而是漏写了分支。真正需要锁存器的场合（极少数高频、低抖动、时间借用设计）应显式、有注释地推断，并配套专门的时序约束。
十九、SystemVerilog 之外：消除锁存器的工程化保障
靠人眼保证每个组合 always 都完备，在几百个模块、多位工程师协作的工程里并不可靠，所以行业用"语言特性 + 工具 + 流程"三道防线把锁存器挡在外面，了解它们能让你从"写完祈祷不出 warning"升级为"机制上不可能漏"。第一道是语言层面：用 SystemVerilog 的 always_comb 取代 Verilog-2001 的 always @(*)。两者看起来等价，但语义承诺不同——always_comb 明确声明"这是纯组合逻辑"，工具会自动检查敏感表完整性，并在发现存在某条路径输出未被赋值（即会推断锁存器）时直接报错，而不是仅仅给一条容易被淹没在几千行日志里的警告。always_latch 则反过来，用来显式表达"我就是要锁存器"，让有意为之和意外推断在代码上就能区分。
第二道是Lint 静态检查：在综合之前用 SpyGlass、Vivado 的 lint、Verilator 这类工具做规则扫描，把"推断 latch""敏感表不全""多驱动""位宽不匹配"等问题在代码提交阶段就拦下，而不是等综合或上板。第三道是代码评审与模板：团队约定组合块统一采用"块首给所有输出默认值、分支里只改需要改的信号"的固定模板，评审时对任何不带 default、不带 else 的组合块重点提问。第四道是复位与寄存器风格审查：确认需要保持状态的信号都明确进了时序逻辑，而不是靠组合反馈"碰巧保持"。把这四道防线叠加，锁存器就从"反复出现的顽固 bug"退化成"几乎不可能进入主干"的低级问题。对学习者的启示是：不要满足于"这次综合没报 latch"，而要理解每条 warning 背后的硬件含义，并主动用更强的语言结构和自动化检查把纪律固化下来——这正是从写能跑的代码，走向写可维护、可签核代码的分水岭。
常见坑对照
| 坑 | 后果 | 正确做法 |
|---|---|---|
| 忽略 latch 警告 | 毛刺/时序问题 | 补分支/默认值清零警告 |
| 信仿真不信综合警告 | 上板出怪问题 | 警告全清 |
| Verilog-1995 手写敏感表 | 仿综不一致 | @(*) / always_comb |
| 位宽截断不报错 | 数据错查半天 | 显式位宽+进位拼接 |
相关与延伸
原理四篇：组合/时序范式、always 与 case、阻塞非阻塞、数据类型。 质量门禁（进阶）：RTL lint、仿真看波形。
一句话总结
新手综合警告的头号来源是意外锁存器：组合 always 里 if 没 else、case 没 default、某些路径输出没赋值，Verilog 语义让输出"保持旧值"，硬件就必须加一个电平敏感锁存器——它易生毛刺、时序难分析、在 FPGA 上还浪费资源，99% 是漏写分支的 bug；根治方法是组合块开头先给所有输出赋默认值（或用 SystemVerilog always_comb，会推断锁存器就直接报错）。同类"不报错但错"的坑还有：手写敏感列表漏信号（仿真不更新、综合却正确，造成仿综不一致——一律用 @(*)）、漏 begin/end（条件只管一条语句）、if(a=1) 赋值误当比较、位宽不匹配静默截断、输出反馈回组合逻辑振荡。防御策略四件套：组合 always_comb 赋默认、时序 always_ff 配非阻塞、warning 一个不漏全部清零、用 logic/always_comb 让工具替你抓错。