2.5D 与 3D 封装
一、一句话回答
当制程微缩越来越贵、越来越难，芯片性能的提升越来越多地来自「封装」——把多颗裸片以更高密度连起来。在这一方向上，2.5D 和 3D 是两条主路线。2.5D 封装的做法是把多颗裸片（计算 die、I/O die、HBM）并排平铺到一块硅中介层（silicon interposer）或高密度基板上，裸片之间通过中介层内密布的细线和微凸点互联；最典型的就是台积电 CoWoS，英伟达高端 GPU 与多颗 HBM 就并排封在其上。它被称作「2.5D」，是因为裸片彼此仍在同一平面、没有真正上下叠放，但互联密度远高于普通封装。3D 封装则更进一步，让裸片真正垂直堆叠、上下正对，通过硅通孔（TSV，贯穿硅片的垂直导电孔）和混合键合（铜-铜直接连接）把上下层直接连起来，连接距离最短、密度最高，HBM 就是把多层 DRAM 垂直 3D 堆叠的代表，逻辑芯片也在探索把缓存或多层逻辑 3D 集成。此外还有折中方案，如英特尔的 EMIB，只在需要高速互联的裸片之间嵌入一小块硅桥，而不必用一整块昂贵的大中介层，以控制成本。2.5D 与 3D 各有取舍：2.5D 工艺相对成熟、便于整合 HBM，但中介层尺寸和成本受限；3D 互联最极致，却要面对散热（中间层热量难排出）、良率（一层坏全组废）、设计与测试复杂度。二者正在融合，共同构成 AI 大芯片的物理底座。
为什么要区分二者。不同集成方式对应不同的带宽、成本、热与良率权衡，选型直接决定一颗 AI 芯片能做多强、能交付多少、卖多少钱。
二、关键构件与折中方案
先进封装依赖一组共同的「积木」：硅中介层提供高密度平面布线，TSV 提供垂直导电通道，微凸点和混合键合提供裸片间连接，RDL 提供再布线。把这些构件组合方式不同，就得到不同封装方案。
| 构件/方案 | 作用 |
|---|---|
| 硅中介层 | 2.5D 中承载高密度互联 |
| 硅桥 EMIB | 局部嵌入硅桥，省去整片大中介层 |
| TSV | 贯穿硅片的垂直连接 |
| 微凸点 | 裸片与中介层/裸片的焊料连接 |
| 混合键合 | 铜-铜直连，密度最高、面向未来 |
三、权衡与融合趋势
2.5D 与 3D 的选择本质是工程权衡。2.5D 优势是成熟、能把多颗 HBM 与大计算 die 一并整合，是当前高端 AI 芯片的主流；其限制在于中介层面积越大越贵、良率越低，且整体封装尺寸和基板占用大。3D 优势是连接最短、带宽最高、占地小，但层与层叠在一起会带来严峻散热问题（尤其是发热大的逻辑堆叠逻辑），且要求每颗裸片高度可靠、混合键合精度极高。因此目前的现实组合是：逻辑 + HBM 多用 2.5D 并排，HBM 内部用 3D 堆叠，逻辑自身的 3D 集成谨慎推进。
- 热与良率：3D 必须配合微散热设计和已知良好裸片测试，成本不低。
- 成本演进：混合键合成熟度上升会降低 3D 门槛，中介层尺寸扩大和拼接技术支撑更大 2.5D。
- 融合方向：未来高端封装常是「3D 堆叠的逻辑/缓存 + 2.5D 并排的 HBM」的混合体。
节点速览：技术 / 玩家 / 成熟度 / 预期
数据截止 2026-09。标尺说明见 AI 产业链总览。
| 象限 | 要点 |
|---|---|
| 关键技术 | ① 2.5D CoWoS/中介层（TRL-4）② 3D TSV 堆叠（TRL-3~4）③ 逻辑-逻辑混合键合 3D（TRL-2~3） |
| 主要玩家 | 台积电（CoWoS/SoIC）、英特尔（EMIB/Foveros）、三星；封测：日月光/安靠 |
| 做到什么程度 | 2.5D 为 AI 主流并扩产；HBM 3D 成熟；逻辑 3D 导入初期 |
| 后续预期 | 6 个月：2.5D 继续是主力（高）；18 个月：混合键合 3D 产品增多（中）；36 个月：2.5D+3D 混合封装成高端常态（中） |
常见误区
- 把 2.5D 和 3D 当一回事：前者并排、后者垂直，权衡不同。
- 认为先进封装只是「打包」：它是制程之外继续提升带宽和能效的主战场。
- 忽视 3D 的散热问题：逻辑堆叠逻辑的散热是最大障碍之一。
- 以为 EMIB 就是 2.5D 中介层：它是局部硅桥折中方案，逻辑不同。
总结
2.5D 把多颗裸片并排放在硅中介层上以微凸点互联（CoWoS 为代表），3D 让裸片以 TSV 和混合键合垂直堆叠、连接最密，二者在带宽、成本、散热与良率上各有取舍；当前高端 AI 芯片以 2.5D 整合逻辑与 HBM、HBM 内部用 3D，逻辑 3D 谨慎推进，未来走向二者融合——它说明先进封装不是单一技术，而是一组围绕「更高密度连接」、按场景权衡组合的异构集成体系。