扇出型封装（Fan-Out）
一、一句话回答
扇出型封装（Fan-Out Packaging，常见缩写 FOWLP，晶圆级扇出；FOPLP，面板级扇出）是一种「不靠传统基板」的先进封装工艺。传统封装要把裸片贴到一块基板上、通过引线或焊球把信号引出来；而扇出封装的做法是：先把裸片嵌进一片环氧塑封料（EMC）里重新构成一个「重构晶圆/面板」，由于裸片周围有了额外的塑封面积，就可以用再布线层（RDL，一层层细金属线）把信号从芯片焊盘「扇出」到芯片轮廓之外，做出比芯片本身数量更多、间距更合适的外接焊球。这种结构省去了部分基板环节，因此封装可以做得更薄、更轻，I/O 密度更高，电性能更好（连线更短），在大规模下也有成本优势。按制造顺序可分为「芯片优先」（先放裸片再做 RDL）和「RDL 优先」（先在载片上做好 RDL 再贴芯片）；按载体又分晶圆级（沿用晶圆产线、圆形、面积利用率受限）和面板级（用矩形面板、单片能放更多封装、是降本的重要方向，但翘曲和精度控制更难）。扇出封装在智能手机应用处理器、电源管理、射频前端模组上被大量采用，台积电的 InFO 一度是其旗舰应用处理器的关键封装；它也在高密度模组、AI 边缘芯片和作为部分 2.5D 方案的低成本替代中扩展。
为什么扇出重要。当轻薄、引脚数和成本同时重要、又不需要 CoWoS 那么极致的互联时，扇出是性价比极高的一档封装选择。
二、关键工艺与两种载体
扇出封装的核心工艺是「重构 + RDL」。先把裸片精确放置在载片上、用塑封料压成一片，取出载片就得到承载许多裸片的重构体；再在上面通过光刻和电镀做出多层再布线，最后植球、切割成单个封装。主要工艺挑战包括塑封和热处理中的翘曲、裸片移位导致与 RDL 对位偏差、以及多层细线 RDL 的良率。
| 维度 | 区分 | 特点 |
|---|---|---|
| 顺序 | 芯片先 / RDL 先 | 影响对位精度与工艺复杂度 |
| 载体 | 晶圆级 FOWLP | 成熟、圆形面积利用率受限 |
| 载体 | 面板级 FOPLP | 矩形利用率高、降本、翘曲更难控 |
| 应用 | 移动/射频/AI 边缘 | 薄、多引脚、性价比高 |
三、应用格局与挑战
扇出封装的主战场是对厚度、体积和电性能敏感的移动与射频产品。应用处理器、电源管理 IC、射频前端与模组广泛采用；在 AI 侧，边缘推理芯片、传感器模组和部分中高密度产品也用扇出做集成。相比 CoWoS 等 2.5D 方案，扇出成本和门槛更低，但能承载的裸片规模与互联密度有上限，因此更多是「高性价比的中高端」而非顶级 AI 芯片的选择。
- 主要能力方：台积电（InFO 系列）、日月光（ASE）、安靠（Amkor）、长电、通富微电等封测厂均有扇出能力。
- 面板级趋势：FOPLP 被普遍视为先进封装降本的关键方向之一，设备厂与封测厂持续投入大尺寸面板产线。
- 现实挑战：翘曲、对位、RDL 细线良率和大规模一致性，决定面板级能否真正兑现成本优势。
节点速览：技术 / 玩家 / 成熟度 / 预期
数据截止 2026-09。标尺说明见 AI 产业链总览。
| 象限 | 要点 |
|---|---|
| 关键技术 | ① 晶圆级扇出 RDL（TRL-4~5）② 面板级 FOPLP（TRL-2~3）③ 多层细线/系统级扇出（TRL-3） |
| 主要玩家 | 台积电 InFO、日月光、安靠、长电、通富微电 |
| 做到什么程度 | 移动/射频规模商用；面板级处于产能扩张与良率爬坡 |
| 后续预期 | 6 个月：FOPLP 产线继续增加（中）；18 个月：面板级在更多品类导入（中）；36 个月：面板级成为重要降本路线（中） |
常见误区
- 以为封装都要靠基板：扇出正是通过重构体 + RDL 部分替代基板。
- 把「扇出」和「扇入」混淆：扇入的焊盘不超出芯片轮廓，扇出才扩到芯片之外。
- 认为面板级已完全成熟：方向明确，但翘曲与对位良率仍在爬坡。
- 用扇出去对标顶级 AI 芯片封装：它更偏轻薄、高性价比的中高端场景。
总结
扇出型封装把裸片嵌进重构塑封体、用再布线层把 I/O 扇出到芯片之外，省去部分基板、实现更薄更轻、引脚更密且有成本优势，广泛用于移动应用处理器、电源与射频模组；晶圆级已成熟，面板级 FOPLP 是重要的降本方向但受翘曲、对位和 RDL 良率挑战；台积电、日月光、长电等主导——它说明先进封装并非只有昂贵的 2.5D 一条路，在轻薄与性价比区间，扇出工艺同样在支撑海量智能设备。