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芯片设计（IC Design）知识总纲 ​

从「CPU 微架构怎么用」推进到「芯片是怎么设计出来的」。本域覆盖一颗数字芯片从想法到 tape-out（流片）的完整链路：RTL 设计 → 功能验证 → 逻辑综合 → 物理实现（布局布线 / 时序 / 功耗）→ 制造与封测，以及贯穿全过程的 EDA 工具链、FPGA 原型验证。

知识地图 ​

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                        │     chip-design 总纲                  │
                        │     （你在这）                         │
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   ┌─────────────┐ ┌─────────────┐ ┌─────────────┐ ┌─────────────┐ ┌─────────────┐
   │ 1. 流程总览  │ │ 2. 数字前端  │ │ 3. 物理实现  │ │ 4. EDA工具链 │ │ 5. 制造封测  │
   │ flow-overview│ │ frontend    │ │ backend     │ │ eda-toolchain│ │ fabrication │
   │ 设计全流程   │ │ RTL/验证/综合│ │ 布局布线/时序│ │ 工具分类地图 │ │ 流片/封测   │
   │             │ │             │ │ /功耗/IR-Drop│ │             │ │             │
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                        │  已有基础（跨域衔接）                  │
                        │  concepts/microarch（CPU 微架构怎么用）│
                        │  concepts/quant-fpga（FPGA 应用）     │
                        │  dpa/（低功耗验证 DPA）                │
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文档索引 ​

1. 设计流程总览 ​

  • chip-design-flow —— 芯片设计全流程总览：
    • 数字芯片从 spec 到 tape-out 的五大阶段全景
    • 前端 / 后端 / 制造三道分界与交付物（RTL / 网表 / GDSII）
    • 与本站 microarch / quant-fpga / dpa 的衔接关系

2. 数字前端（Digital Frontend） ​

  • rtl-design —— RTL 设计：
    • RTL（Register Transfer Level，寄存器传输级）是什么、与门级/行为级的关系
    • Verilog / SystemVerilog 建模思想（可综合 vs 不可综合）
    • 时序逻辑 vs 组合逻辑、时钟域、复位策略
  • chip-verification —— 功能验证：
    • 验证为什么比设计本身更贵（验证占比 60%+）
    • 仿真、Testbench、断言（SVA）、覆盖率驱动验证（CDV）
    • UVM（Universal Verification Methodology，通用验证方法学）基本框架
  • logic-synthesis —— 逻辑综合：
    • 综合把 RTL 映射成门级网表的过程
    • 约束（时钟/面积/时序）、工艺库（.lib）、DC/Genus 类工具
    • 关键路径与 STA 前的数据准备

3. 物理实现（Physical Implementation / 数字后端） ​

  • physical-design —— 布局布线（P&R）总览：
    • floorplan（布局规划）→ place（布局）→ CTS（时钟树综合）→ route（布线）→ 签核
    • 标准单元、电源网络（PG net）、绕线资源
  • timing-analysis —— 时序分析（STA）：
    • 建立时间（setup）/ 保持时间（hold）约束的本质
    • 时钟偏斜（skew）、时钟树、时序路径与 slack（时序余量）
    • 静态时序分析（STA，Static Timing Analysis）为何不需要仿真
  • power-analysis —— 功耗与电源完整性：
    • 动态功耗 / 静态功耗（漏电流）来源
    • IR-Drop、电源网络规划、低功耗设计（时钟门控 / 电源门控 / 多电压域）
    • 与 dpa 动态功耗分析 的衔接：前端预估 vs 后端签核 vs 原型实测

4. EDA 工具链 ​

  • eda-toolchain —— EDA 工具链地图：
    • 三大家（Synopsys / Cadence / Siemens EDA）在各环节的分工
    • 开源/学术替代（Verilator / Yosys / OpenROAD）与商用工具的差异
    • 国产 EDA 现状速览

5. 制造与封测 ​

  • fabrication —— 流片与制造：
    • 工艺节点（nm）含义、Foundry（晶圆厂）与 fabless（无晶圆厂）模式
    • MPW（多项目晶圆） shuttle、全掩模流片、NRE（一次性工程费用）成本
    • 封装（Package）、键合、Chiplet / 先进封装趋势

阅读推荐路径 ​

目标路径
快速建立芯片设计全景chip-design-flow.md → eda-toolchain.md
从软件视角切入硬件concepts/microarch/ → chip-design-flow.md → rtl-design.md
做低功耗验证dpa/ → power-analysis.md
做 FPGA 原型concepts/quant-fpga/ → rtl-design.md → fabrication.md（原型 vs 流片区别）

一句话：芯片设计是从 RTL 到 GDSII 的"造芯"全过程——前端把想法写成可综合代码并验证正确，后端把网表变成能落硅的物理版图，EDA 工具贯穿始终，最后交给 Foundry 流片。本域补上本站"怎么用芯片"之外的"怎么造芯片"这一环。