极客工场

Appearance

共 1,663 字预计阅读约 6 分钟

微架构入门：流水线、状态机、缓冲队列怎么落到 RTL ​

更新时间：2026-09-05。本文是「集成电路大类 · 芯片设计」入门层（beginner）第三十一篇新正文。从需求 spec 到架构 把系统拆成了一个个模块（USB 控制器、DMA、存储控制器……）。那么一个模块内部该怎么组织才能又快又省又容易写对？这就是微架构（micro-architecture）。这一篇讲数字模块里三样最核心的微结构：流水线、状态机、缓冲队列。

本文要回答的问题 ​

  • 「架构」和「微架构」差在哪一层？
  • 流水线为什么能提速？代价是什么？
  • 状态机（FSM）为什么是控制逻辑的万能工具？
  • 这些微结构最后怎么变成 Verilog？

一、架构 vs 微架构 ​

  • 架构（architecture）：系统拆成哪些模块、模块间怎么连（见 spec 到架构）——回答「有哪些零件」；
  • 微架构（micro-architecture）：单个模块内部怎么组织数据通路和控制，用多少级流水、几个状态、多大缓冲——回答「这个零件内部怎么造」。

同一个架构（比如「一个乘法器」「一个 UART」）可以有不同微架构：串行一位位乘（省面积、慢）或并行/流水线乘（费面积、快）。微架构就是在面积、时序（频率）、功耗、延迟之间做取舍（见 时序为什么不满足）。

二、流水线（pipeline）：把活拆成几段并行干 ​

一个操作如果从头做到尾组合逻辑太长，一个时钟周期做不完，频率就上不去。流水线把它切成若干级（stage），每级之间插寄存器，每级只干一小段、一个周期完成：

chip-design/beginner/61-microarch-for-designers.md D2 示意图
  • 收益：虽然单笔数据延迟没变（甚至略增），但吞吐量大增——每个周期都能进一笔新数据，像流水线装配，频率也能提高（见 静态时序分析 里「切短组合路径」）；
  • 代价：要处理冒险（hazard）——后一条指令依赖前一条还没算完的结果时要**停顿/插入气泡（stall/bubble）**或转发（forwarding）；级数太多寄存器开销也大。CPU 就是深度流水线的典型。

三、状态机（FSM）：控制逻辑的主力 ​

数字模块里「现在该干什么、收到什么信号后跳到哪一步」这类控制流程，几乎都用有限状态机（Finite State Machine, FSM）描述：一组离散的状态（state）+ 转移条件。例如 UART 发送：空闲 IDLE → 收到发送请求 → 发起始位 → 逐位发 8 个数据位 → 发停止位 → 回 IDLE。

  • 写法上分 Moore（输出只取决于当前状态）和 Mealy（输出取决于当前状态 + 输入）；
  • 落到 RTL 就是一个状态寄存器（存当前状态）+ 一个 always 组合/时序块算「下一状态」和输出（见 组合与时序逻辑、Verilog 语法）；
  • 协议控制器（USB、I2C、总线接口）本质都是状态机。状态机的正确性靠 仿真看波形 逐状态验证。

四、缓冲队列 / FIFO：解耦上下游 ​

上下游速率、时钟不一致时，要用**缓冲（buffer）**暂存数据，最常见是 FIFO（先进先出队列）：一边写、一边读，空了不能读、满了不能写。它能：

五、这些微结构最后都落到 always 和触发器 ​

无论流水线、状态机还是 FIFO，综合前都是三类 RTL 构件：触发器（状态寄存器、流水线寄存器、队列）、组合逻辑（下一状态逻辑、数据运算、地址解码）、握手/控制信号。微架构设计就是决定「放多少寄存器、切几级、状态怎么转、缓冲多深」，然后写成 Verilog，交给 综合 和 STA 去验证面积和时序。

六、这一篇在知识体系里的位置 ​

总结 ​

一句话总结：架构回答「系统拆成哪些模块、模块怎么连」，而微架构回答「单个模块内部怎么组织数据通路与控制」，同一架构可用不同微结构在面积、时序、功耗、延迟间取舍；数字模块里三样最核心的微结构——流水线把长组合逻辑切成多级、级间插寄存器，让多笔数据像装配线一样重叠处理以提高吞吐量和频率，代价是要处理数据依赖带来的冒险/停顿且寄存器开销增加；有限状态机 FSM 用「一组状态 + 转移条件」描述协议和控制流程（如 UART 发送的空闲→起始位→数据位→停止位），分 Moore/Mealy，落到 RTL 就是一个状态寄存器加算下一状态的 always 块，是所有控制器的本质；缓冲/FIFO 则用先进先出队列暂存数据，解耦上下游速率差、用异步 FIFO 跨时钟域、配合 valid/ready 握手实现反压；这些微结构最终都由触发器、组合逻辑和握手控制三类构件写成 Verilog，微架构决策（切几级、几个状态、缓冲多深）直接决定了后续综合面积与时序收敛的难易。