DFM、掩模数据准备与良率：从签核 GDS 到能写出掩模的最后一公里（F5）
本篇是设计签核之后、真正做掩模/晶圆之间的制造侧数据链。上游的光学修正在 F4 计算光刻 OPC/ILT，设计侧几何签核在 E3 Calibre，版图格式见 F7 GDS/OASIS；良率概念见 良率基线，制造总览见 芯片制造。工具：Calibre YieldAnalyzer/REALEYE、Proteus MCO、PrimeYield、掩模厂 MDP（CATS/Transmetric）。
一、定位：DRC clean ≠ 好造、良率高
E3 的 DRC/LVS 保证版图「不违规、连接对」，但不保证「好制造、良率高」。两组几何都能过 DRC，一组可能因为工艺窗口太窄而在量产中大量失效。DFM（Design For Manufacturing）就是在签核前后评估并改善可制造性与良率裕量；MDP（Mask Data Preparation）则是把修正后的版图变成电子束写掩模机真正能吃的数据。
二、DFM 热点检测：在量产前找「能印但很险」的图形
| 类别 | 查什么 | 改善手段 |
|---|---|---|
| 光刻热点（litho） | 在 defocus/dose 波动下易 pinch（夹断开路）或 bridge（连桥短路）的图形 | 改间距/加 SRAF、走 litho-friendly 规则、回 OPC F4 |
| CMP 热点 | 金属/介质厚度不均导致 dishing/erosion | 金属填充 dummy、调密度/槽宽（见下） |
| 关键面积（critical area） | 随机颗粒缺陷造成开路/短路的有效敏感面积 | 加大可加宽间距、优化布线、冗余 |
| 通孔良率 | 单通孔失效率高 | 冗余通孔（redundant via）、via enclosure 加裕量 |
| 工艺约束 | foundry 的推荐规则（recommended rule）而非硬 DRC | 按良率等级（YPA）选更稳的版图 |
**关键面积分析（CAA）**是连接物理缺陷与良率的桥梁：用缺陷尺寸分布（Pareto，常见颗粒大小的概率）乘以「多大缺陷落在哪会造成开路/短路」的敏感面积，积分出随机缺陷良率（常用负二项/Poisson 模型）。这让「要不要把这条总线间距加大 10nm」第一次有了量化的良率依据（良率模型见 良率基线）。冗余通孔通常是投入最小、收益最稳的 DFM 动作，与 D4 布线 的 redundant via 收口是同一件事。
三、CMP 仿真：平坦化也是「画」出来的
化学机械抛光（CMP）要把每层金属/介质磨平，但磨除速率取决于局部图形密度：空旷区和密集区、宽金属和窄线的机械/化学行为不同，会出现：
- dishing（凹陷）：宽金属被过度磨出凹面；
- erosion（侵蚀）：密集阵列区介质被磨薄；
- 厚度起伏会改变上层寄生（电阻/电容）→ 时序与信号完整性偏差，极端处造成刻蚀/聚焦（DOF）问题。
CMP 仿真工具（如 PrimeYield CMM、Calibre 拓扑建模）按版图密度预测每层厚度/高低差，指导：
- 金属/介质 dummy fill（填充）：在空白处填不连接的浮置金属（或接地填充），把密度拉进工艺窗口；
- 密度梯度约束：不只是平均密度，相邻窗口的密度突变也要平滑；
- slotting（开槽）：在大金属块上打槽降低等效密度。
注意 dummy fill 会增加对地耦合电容，敏感模拟/高速线要屏蔽或避开，填充方案要回流到寄生提取与时序签核（SPEF/SDF F6、模拟侧见 F2）。先进节点 fill 已不只是金属，连 poly/active 层都有密度/均匀性要求。
四、OPC 之后：MRC 与 MDP/fracture
OPC/ILT 把图形改成了非常复杂的形状（含曲线/SRAF），不能直接写掩模，还要两步：
MRC（Mask Rule Check，掩模规则检查）
检查的是修正后图形对掩模制造工艺（不是晶圆工艺）的可制造性：
- 掩模上的最小特征、最小缝（sliver）、锐角/针尖、图形间距、SRAF 与主线距离；
- 曲线掩模的可写性、自交/重叠、碎片（fracture 产生的小三角）数量；
- MRC 不过要回 OPC 调整，否则掩模厂写不出来或检查不过。
MDP / fracture（掩模数据准备与碎裂）
电子束/激光写掩模机只认自己的曝光图元（矩形/梯形/三角条带，称为 trapezoids）。fracture 把任意复杂版图/OPC 图形分解（碎裂）成曝光机原生图元，并完成：
- 格式转换：GDSII/OASIS（设计格式）→ MEBES / OASIS.MASK / 厂内格式（F7 格式 里掩模专用的 OASIS.MASK 就是为此）；
- 层级拍平 vs 保留层次、数据切分：按写版机的场/条带（strip）划分，多机/多束并行写；
- 倍率与镜像/旋转：掩模通常 4× 放大、还要按光刻步进的成像关系做镜像、加条码/对准标记/制版框（reticle frame）、正负胶翻转；
- 邻近效应修正（PEC）：电子束在掩模版上也有散射（backscatter），要对曝光剂量做修正；
- MCC（mask process correction，掩模工艺修正）：补偿写版-显影-刻蚀本身的偏差；
- 输出 mask CD 图供掩模检查（die-to-database / die-to-die 光学与电子束复检）。
MDP 数据量极大（一层就可达 TB 级），是典型的数据密集 + 高吞吐计算，和 G3 LSF 的分布式农场紧密相关；多束电子束（MBMW）的成熟正是为了缓解曲线 ILT 带来的写版时间爆炸。
五、良率预测与 CAT：工具链如何为良率负责
- **CAT（Computational / Advanced Technology，常指计算光刻与良率团队/工具链）**在 foundry/掩模厂把 OPC、MRC、MDP、CMP、CAA 串成一条受版本严格管控的产线，每个工艺层有专属 deck/recipe，与 PDK、写版机、量测数据闭环（F10）；
- 良率预测把**随机缺陷（CAA）+ 系统缺陷（光刻/CMP 热点）+ 参数性良率（器件/时序在分布尾部的失效）**汇总，给出设计修改优先级；
- 量测（CD-SEM、亮/暗场缺陷检测、晶圆电测）数据回流，标定 OPC/CMP/缺陷模型，形成「设计→制造→量测→模型」的良率学习环；
- 设计公司侧的责任是：吃 foundry 的 DFM/DFY kit 跑热点与 CAA、用冗余通孔/dummy fill/recommended rule，把良率当作与 PP A（功耗性能面积）并列的设计目标，而不是等量产掉良率再救火。
六、与设计侧的边界（避免误解）
- 设计工程师通常不跑生产 OPC/MDP（在 foundry/掩模厂，受工艺数据保密与认证限制，见 F4）；
- 但设计工程师会：在 P&R/物理验证阶段开 redundant via、metal fill、litho/DFM hotspot 检查、foundry recommended rules；在签核评审里看 DFM 分数与关键面积；
- 所以 DFM 是设计与制造共担的接口：设计给「好印的版图」，制造用 OPC/MDP 保证「印得准、查得到、良率高」。
相关与延伸
- 紧邻：F4 计算光刻 OPC/ILT、E3 物理验证、F7 GDS/OASIS。
- 设计侧动作：D4 布线/冗余通孔、F6 寄生提取、F2 模拟版图 fill。
- 算力与版本：G3 LSF、F10 PDK/版本基线。
- 概念：良率、制造、GDS/OASIS。
总结
DRC/LVS clean 只说明版图不违规、连接对，并不代表好造、良率高，F5 要补齐的正是签核之后到写出掩模之间的制造侧最后一公里：DFM 先用量化模型找出能印但在 defocus/dose 波动下容易夹断或连桥的光刻热点、CMP 凹陷侵蚀热点和关键面积——其中 CAA 把缺陷尺寸分布乘以对随机开路短路敏感的面积算出随机缺陷良率，让加宽间距和冗余通孔这种投入第一次有了良率依据；CMP 仿真按局部图形密度预测厚度起伏，指导 dummy metal fill、密度梯度平滑和宽金属开槽，但填充会增加对地电容、必须回流寄生提取与时序签核；OPC/ILT 把图形改复杂后还要先过针对掩模制造能力而非晶圆规则的 MRC，再经 MDP/fracture 把任意曲线和 SRAF 碎裂成电子束曝光机原生的梯形图元，完成 GDS 到 MEBES/OASIS.MASK 的格式转换、4 倍放大镜像旋转、条带切分、电子束邻近效应剂量修正和掩模工艺修正，数据量常达单层 TB 级、高度依赖分布式农场和多束电子束；最终 foundry 的 CAT 工具链把随机缺陷、光刻/CMP 系统缺陷和参数性尾部落差汇总成良率预测，并用 CD-SEM 与缺陷检测数据回流标定模型，设计公司虽不跑生产 OPC/MDP，却必须在 P&R 与签核阶段就开冗余通孔、金属填充、litho-friendly 与 recommended rule，把良率当成与功耗性能面积并列的目标——好良率是设计给得出好印的版图、制造保证印得准查得到，两端共担出来的。