网表交付、门级仿真与 ECO：从 RTL 到可制造网表的最后交接（C5）
综合工具流见 C1、报告见 C3，等价兜底见 B4 LEC；本篇讲综合产物怎么交付、门级仿真为什么必要、流片前后两类 ECO 在工具里怎么做。组织级的签核闭环与 metal ECO 收口在 E5，数据交接清单见 S2、F1 网表。
一、综合后到底交付什么
综合不是「吐个 Verilog 网表」就完，下游（DFT、P&R、STA、功耗、门仿）各要不同视图：
| 产物 | 内容 | 谁消费 |
|---|---|---|
| 门级网表 | 映射到目标工艺标准单元的 Verilog/EDIF | P&R、LEC、门仿、物理验证 |
| SDC | 综合认可的约束 + 传播的例外/时钟 | P&R、STA（黄金 SDC，见 C2） |
| SDF（估） | 综合估计的时序延迟 | 早期门级仿真 |
| SPEF（估，topo） | 估计线寄生 | 早期 STA/功耗 |
| SVF | 综合变换引导 | LEC |
| 功耗/面积/QoR 报告 | 基线指标 | 评审、QoR 看板 |
| DFT-ready 结构 | scan 可映射、test 信号 | C4 DFT |
交接硬条件：网表 link 干净无黑盒遗漏（IP 库配齐）、约束完备无未约束端点、LEC 对 RTL 等价、电气 DRC 清零——这些不过，网表不允许进后端（S2 DoD）。
二、GTECH → 工艺映射：网表是怎么「长出来」的
综合内部通常两步：先把 RTL 翻译成与工艺无关的通用布尔结构（GTECH/generic），做与工艺无关的逻辑优化；再 **technology mapping（工艺映射）**到 target library 里真实存在的具体 cell（NAND/DFF/复杂复合单元），满足时序/面积/功耗权衡。
- 所以同一份 RTL 换一套库，GTECH 相似但映射结果差别很大；
- retiming、相位反相重组、常量传播都发生在这阶段，也是 LEC 需要 SVF 才能对寄存器的原因；
- HVT/LVT 多阈值库的选择、是否用复杂复合单元，直接影响漏电功耗与面积（功耗库视图见 F3 Liberty）。
三、门级仿真：又慢又为什么不能省
门级仿真（Gate-Level Simulation, GLS）拿映射后的网表 + 延迟跑仿真，相比 RTL 仿真慢几个数量级，却不可被完全替代，因为只有它能抓到：
- 复位/初态（X）问题：RTL 里寄存器默认 0，门级上电是 X。未正确复位的逻辑、case 未覆盖分支，在 X 传播下会暴露；
- 时序反标后的行为：后布线 SDF 反标延迟，能抓 hold 违例导致的功能错误、毛刺被采到；
- DFT 移位/捕获：验证扫描链 shift/capture、test_mode 行为（C4）；
- 多电源/隔离：power-aware 门仿验证关电域输出被隔离、保持单元生效（UPF）。
**X 处理（X-propagation）**是关键：默认仿真器对 X 偏乐观（如两输入一个 X 一个 0 的 AND 直接给 0），会掩盖真实未知；用 X-prop 模式让 X 更真实传播，配合 turn-on/复位序列，能逼出「RTL 全绿、芯片起不来」的初态 bug（设计侧见 门仿/SDF/Xprop）。
实践分层：早期用零延迟门仿快速查结构性/初态/X 问题；签核前用后布线 SDF + 典型/最坏角 + X-prop跑精选的关键序列（完整回归太慢，通常跑复位、关键配置、DFT、低功耗切换）。GLS 与 STA 互补：STA 静态证明时序边界，GLS 给「在真实延迟下功能确实对」的动态信心。
四、ECO 的两种世界
流片前后改设计，代价天差地别，工具流程也不同：
pre-mask 功能 ECO（出 GDS 前）
逻辑还要改（加/改功能、修 RTL 发现的 bug）：
- 改 RTL，用 ECO 综合/形式对比只重综合改动锥（
compile -incremental），保留未改部分布局布线； - 或在网表层做手工/工具 ECO，再回灌 P&R 落位置、局部重布；
- 每轮 LEC 证明 ECO 后仍与（改后的）意图等价，重提 SPEF、多角重签（X3 作废链）。
post-mask 金属 ECO（已投产 / 有基区后）
硅或掩模已做，改全部层 NRE 巨大。金属 ECO 只改金属连线、不动扩散/多晶（base layer）：
- 物理上靠 floorplan 阶段预埋的 spare cell / eco cell（散布的备用门、备用触发器）和 spare routing track；
- 工具（Innovus/ICC2 ECO、PT-ECO）通过重新连接这些 spare cell 实现有限逻辑修改——能改的范围受 spare 数量、种类、分布严格限制；
- 通常用于修少量致命 bug、改少量配置逻辑，复杂功能改动做不到。
这就是 D2 floorplan 强调「均匀埋足 spare cell」的原因——它是流片后唯一的弹性。metal ECO 后同样要 LEC、重提局部 SPEF、重签时序与物理验证，且只能动金属层（对应 X3 里的 metal-only ECO）。
五、交付与迭代的版本纪律
网表会被 DFT、P&R、ECO 反复变换，版本最容易乱：每一份下游消费的网表都要能回答「基于哪版 RTL、哪套库、哪轮约束、是否含 DFT/哪些 ECO」，配套 SDC/SDF/SPEF/SVF 必须同轮同源（F10 版本基线、X4 数据管理）。拿错版本（用 ECO 前网表配 ECO 后 SPEF）是 LEC 大面积假不等价和时序错签的高发原因。
相关与延伸
- 同线：C1 综合、C3 QoR、C4 DFT、B4 LEC、E5 签核收口。
- 数据：S2 综合交接、F1 网表、F5 SDF/SPEF。
- 设计侧：门仿/SDF/Xprop、物理 ECO 收敛。
总结
综合交付的是一套同轮同源的视图——工艺映射后的门级网表加黄金 SDC、估计 SDF/SPEF、给 LEC 的 SVF、QoR 报告和 DFT-ready 结构，进后端的前提是 link 干净、约束完备、LEC 等价、电气 DRC 清零；网表经 GTECH 到具体库单元映射，门级仿真虽慢却唯一能抓上电 X 初态、SDF 反标后的 hold/毛刺、DFT 移位与电源隔离，要开 X-prop 并用后布线角跑关键序列，与静态 STA 互补；ECO 分出 GDS 前可任意改逻辑、靠增量综合加 LEC 兜底的功能 ECO，和只能用 floorplan 期预埋的 spare cell 重连金属、范围严格受限但省掩模的 post-mask 金属 ECO，而所有反复变换的网表与其 SDC/SDF/SPEF/SVF 都必须能追溯到同一 RTL、库、约束与 ECO 版本——版本错配是假不等价和错签的高发根源。