FinFET 与 GAA 先进节点设计影响：漏电、驱动与设计规则
更新时间：2026-09-24。本篇是 expert 层「物理实现与签核」分组的第 6 篇。前一篇 完整流片签核清单 把先进节点流片前的检查项拉成了一张总表，这一篇往下沉一层，回答清单背后最根本的那个问题：从 16/14nm 的 FinFET 到 3nm 以下的 GAA（Gate-All-Around，全环绕栅极），晶体管本身的结构变了，数字后端工程师手里的权衡方式为什么必须跟着变。这不是一篇器件物理课，而是从「器件变化如何反推实现策略」的角度，讲清漏电、驱动量化、局部互连、pin access 与高密度设计规则怎样一步步改写综合、布局布线和时序收敛的打法。
本文要回答的问题
- 平面晶体管为什么在 28nm 之后撑不下去？FinFET 的三面包裹栅极到底解决了什么，代价是什么？
- GAA（nanosheet，纳米片）相比 FinFET 多走的一步——四面包裹和连续调宽——给单元库带来了什么新自由度？
- 为什么先进节点里驱动强度的可选档位反而变少，而阈值电压 Vt 的档位反而变多？这对选库意味着什么？
- 短沟道效应和栅极漏电明明改善了，为什么局部互连电阻、pin access、track 高度反而成了新瓶颈？
- 高密度设计规则下，布线拥塞和 DRC 为什么成为时序收敛的主战场？为什么不能再靠「堆缓冲器」收尾？
一、平面晶体管的终点：栅极关不住沟道
要看懂 FinFET，先回到平面 MOSFET 的失效机理。入门篇 逻辑门与晶体管 讲过，MOS 管靠栅极加电压、在栅氧下方的硅表面感应出导电沟道来开关。当工艺把沟道长度从微米一路缩到二十几纳米时，栅极对沟道的「管辖权」出了问题：沟道太短，源极和漏极的电场直接伸进沟道，栅极这层薄薄的电极再也不能单方面决定沟道的通断。
具体表现为几个彼此关联的短沟道效应（SCE，Short-Channel Effect）。其一是阈值电压滚降（Vth roll-off）：沟道越短，开启所需的栅压越低，而且同一片晶圆上沟道长度的微小涨落会被放大成 Vth 的显著离散。其二是 DIBL（Drain-Induced Barrier Lowering，漏致势垒降低）：漏极高电压把源端的载流子势垒「压低」，晶体管在本该关断时仍有明显电流。其三是亚阈值斜率变差：栅压从开启扫到关断，电流下降得不够陡，意味着要么牺牲性能提高 Vt，要么接受关不断的漏电。平面时代靠两个办法硬撑：把栅氧厚度按比例减薄（增强栅极对沟道的静电控制）、对沟道做 halo/pocket 注入（在源漏端打进反向掺杂，夹住沟道）。但到了 28nm 前后，栅氧已经薄到隧穿电流不可接受，工艺上不得已先用高 k 金属栅（HKMG，High-k Metal Gate）把栅氧的等效厚度和物理厚度分开，可平面结构的静电控制本质上仍只有「一面」——栅极从上方罩着沟道，底部和侧面全靠体硅衬底的自然约束。
这里补一笔功耗账，才能理解为什么业界宁可彻底改器件结构也要解决漏电。在 90nm、65nm 两代，栅氧减薄换来的速度收益有相当一部分被两类漏电吃掉：栅氧隧穿漏电随氧化层减薄指数上升，亚阈值漏电随 Vt 降低指数上升。服务器芯片还能靠散热和电费硬扛，手机 SoC 却直接撞墙——电池容量每年只增长几个百分点，而按当时的漏电曲线，一颗旗舰芯片即使完全不工作，待机电流也会大到一天充两次电。业界一度普遍预测摩尔定律在 20nm 前停摆。高 k 金属栅先用 hafnium 基介质把栅氧漏电压了下来（45nm、32nm 两代量产），给平面结构续了两代命；但亚阈值漏电属于静电控制问题，换栅氧材料治不了，只能改沟道几何。
静电控制能力有个直观判据：栅极对沟道的「包裹面积」越大、沟道本身越薄，栅极说关就关得越利落。平面结构里沟道是衬底表面一层薄薄的反型层，下面连着厚硅体，栅极只控制一个面。要继续微缩，答案只能是把沟道做成立体的，让栅极从更多方向同时夹住它——这就是 FinFET 的出发点。顺带说一句，FinFET 并不是 2010 年代的新发明：这个结构早在 1989 年就由日立的研究人员提出（当时叫 deltaFET 类的包裹栅概念），伯克利的胡正明团队在 1999 年把工艺可行性系统验证之后，器件结构本身沉寂了十几年——难的从来不是想出这个形状，而是让刻蚀、外延和金属栅工艺做到量产良率。
二、FinFET：把沟道竖起来，栅极三面包裹
FinFET（Fin Field-Effect Transistor，鳍式场效应管）的做法是先在硅片上刻出一排竖立的硅鳍（fin），源极和漏极分别长在鳍的两端，栅极跨过鳍片、把鳍的顶部和两个侧壁都包裹起来。沟道不再沿衬底表面铺开，而是贴着鳍的三个侧面竖立着，载流子沿鳍的长度方向流动。栅极从三面同时施加电场，相当于把沟道里的电势「钳」住：漏极电场想从一端伸进沟道，必须绕过三面包围的栅极，DIBL 和 Vth 滚降因此被大幅压制。
按图走一遍这条演进线：平面结构的栅极只控制一个面，漏电在 28nm 附近失控；FinFET 把沟道竖成鳍片，栅极三面包裹，16/14nm 成为量产起点（台积电 16nm、英特尔 22nm/14nm、三星 14nm），此后一路沿 10nm、7nm、5nm 微缩；到 3nm 一代，鳍片高度与间距的缩窄逼近工艺极限，业界转向 GAA。三面包裹带来的直接收益是漏电下降一个数量级以上，同时亚阈值斜率更接近理论极限，于是可以在同等漏电预算下用更低的 Vt 换更高速度，或者在同等速度下压低静态功耗。移动 SoC 之所以能在 16nm 之后把大核频率和待机时间同时拉高，根子就在这张图的第二步。
但 FinFET 的结构也埋下了后面所有麻烦的种子。第一，沟道宽度由鳍片的物理尺寸决定：有效宽度近似为鳍高的两倍（两个侧壁导电，顶部贡献很小），所以要更大的驱动电流，只能增加鳍的数量，而不能连续调宽。第二，栅极三面包裹意味着源漏端的接触必须从鳍片顶部或端侧做，接触面积小、接触孔深，接触电阻在总电阻中的占比随微缩不降反升。第三，鳍片是按固定间距整排排布的，单元版图被鳍的网格牢牢约束，这直接决定了后面要讲的 track 高度和量化驱动。
三、GAA 纳米片：四面包裹，宽度第一次可以连续调节
GAA 把 FinFET 的逻辑推到极致：不再让栅极包住一片竖立的鳍，而是先在垂直方向叠放几层薄薄的、水平悬空的纳米片（nanosheet，也叫 nanoribbon），栅极材料填充到片与片之间以及最外层，把每一层纳米片的四个面全部包裹。等于每个沟道截面都被栅极彻底包围，静电控制从三面变成四面，DIBL 和 Vth 离散进一步改善，沟道长度因此可以继续缩短。三星在 3nm 一代率先量产 GAA（其命名为 MBCFET），台积电与英特尔在 2nm 一代跟进。
GAA 的制造过程可以拆成四步，每一步都直接决定设计端能用什么：
| 步骤 | 工艺动作 | 对设计的含义 |
|---|---|---|
| 1. 外延堆叠 | 衬底上交替生长 Si 与 SiGe，典型 3 对 | 纳米片层数在工艺平台层面固定，通常 3 层起 |
| 2. 图形化与源漏 | 按片宽刻出叠层柱，做内间隔和源漏外延 | 片宽 W 在这一步由版图决定，可逐单元取值 |
| 3. 沟道释放 | 从端侧选择性腐蚀掉 SiGe（channel release） | 留下悬空硅片，片厚与间距由外延层厚度锁定 |
| 4. 栅极回填 | 高 k 介质加金属栅填满片间，完成四面包裹 | Vt 由栅极功函数金属选择，多档并存 |
读这张表要抓住最关键的一步：纳米片的宽度 W 在第 2 步由光刻沿垂直于沟道的方向裁切，同一套工艺平台只需要改一道版图宽度，就能在相邻单元里切出窄片或宽片，不需要任何额外掩模或工序。换句话说，宽度从 FinFET 时代由鳍高和鳍数焊死的参数，变成了版图上可自由书写的维度。
这就是「连续调宽」的含义，也是 GAA 相比 FinFET 在设计侧最大的红利。FinFET 想要更大驱动，只能 1 鳍、2 鳍、3 鳍地整数增加，相邻驱动档之间的台阶又大又硬；GAA 的每层纳米片可以取不同宽度，单元驱动能力随片宽近似连续变化，库设计者可以在面积和驱动之间切出更细的档位。四面包裹还带来一个次生收益：Vth 对片宽、片厚的涨落更不敏感，工艺角下的速度离散收窄，低 Vt 档可以做得更激进。代价是制造端的——SiGe 释放的刻蚀选择比、片间栅极填充的无空洞、纳米片悬浮时的形变与塌陷，都是良率难点；设计端则多了片宽这个新的规则维度，库的特征化工作量不降反增。
| 对比项 | 平面 MOSFET | FinFET | GAA 纳米片 |
|---|---|---|---|
| 栅极控制面 | 1 面（上方） | 3 面（鳍顶加两侧壁） | 4 面（全环绕） |
| 沟道形态 | 衬底表面反型层 | 竖立硅鳍 | 水平悬空多层薄片 |
| 驱动调节方式 | 连续宽度 | 整数加鳍，台阶粗 | 片宽连续，台阶细 |
| 漏电与 DIBL | 差，28nm 后失控 | 大幅改善 | 进一步改善 |
| 典型量产区间 | 180nm 至 28nm | 16/14nm 至 3nm | 3nm 以下 |
这张表是前三节的收口：器件演进每一步都在加强栅极对沟道的静电控制，但设计侧真正要消化的，是第二行到第四行——沟道形态和驱动调节方式的改变。
四、鳍片与纳米片量化：驱动档变少，Vt 档变多
平面时代综合工具选反相器，驱动强度从 X1、X2、X4 一路到 X16、X32，每个逻辑功能都有一串连续的尺寸可选，工具几乎可以给任何负载找到「刚好够大」的单元。FinFET 把这套精细台阶打碎了：单元的驱动能力由鳍数决定，而鳍必须按版图网格整数排布。一个最小尺寸的与非门可能只能放 2 鳍，想加大就得整体跳到 3 鳍或 4 鳍，单元面积往往同时跳一档——驱动的可选档位明显变少，相邻档位之间的落差变大。
量化带来的第一个后果是尺寸常常「过冲」。负载只需要 1.3 倍驱动，库里没有中间档，只能上 2 倍档，多余的驱动变成额外的输入电容和面积，还把前级的负载一并推高。第二个后果是单元高度与鳍数绑定：标准单元按固定的 track（轨道，单元内互连线的水平走线通道）高度设计，一行能容纳的鳍数在库发布时就被钉死，高密度库可能只给每个管 2 鳍，高性能库另起一套 3 鳍版图，两套库的面积和 track 数不同，不能随意混用。GAA 用片宽把台阶重新磨细，但片宽档位同样是库发布时预先刻好的离散集合，「连续」是相对 FinFET 而言，并非真的任意取值。
与驱动档变少同时发生的，是 Vt 档位变多。先进节点漏电仍然是移动和高密度设计的硬约束，代工厂通常提供四到六档 Vt：从低阈值的 LVT/ULVT（速度快、漏电大），到标准阈值的 SVT/RVT，再到高阈值的 HVT（漏电小、速度慢），GAA 节点还会出现针对纳米片的专门调档。综合和布局布线第一次可以在「用大驱动还是用低 Vt」之间做选择：
| 提时序的手段 | 代价 | 更适用的场景 |
|---|---|---|
| 换更大驱动（加鳍/加宽片） | 面积、输入电容、局部拥塞 | 长线、扇出大的净 |
| 降 Vt（换 LVT/ULVT 单元） | 漏电显著上升，动态功耗略增 | 短负载上的关键路径、瓶颈单元 |
| 换高性能 track 库 | 整体面积放大、密度下降 | 整块关键模块 |
| 加缓冲器打断长线 | 增加级数、功耗和布线资源 | 高扇出、长走线净 |
平面时代这张表基本只有第一行和第四行，工具默认靠放大尺寸和插缓冲器收敛；FinFET GAA 先进节点上，同样的关键路径往往更该靠第二行——把瓶颈上那几个 HVT 单元换成 LVT，既不过多占面积也不加重 pin 负担，但漏电预算要全局记账。多 Vt 库还让漏电流分析从签核末端的报表，变成综合阶段就要约束的成本函数，工具需要明确的 max_dynamic_power、max_leakage 场景（MMMC，多模多角，见 多模多角与高级 STA）才能正确取舍。
用一个具体的权衡感受量级差异。假设一条违例 80ps 的关键路径上有 12 级门，每级本地负载都很小：方案甲把其中 6 级 X1 单元换成 X2，总单元面积增加约 80%，输入电容翻倍会把前级再拖慢一截，且 6 个大单元的 pin 接入点更分散；方案乙保持尺寸不动，把 4 个瓶颈级从 HVT 换成 LVT，版图完全不变、零布线风险，时序往往就能补回 100ps 以上，代价是这 4 个门的漏电上升一到两个数量级。单看 4 个门，漏电增量可能让芯片总漏电增加百分之零点几——这是一笔划算的交易。反过来，如果违例出现在一根驱动 64 个负载的复位或时钟使能长线上，真正的瓶颈是线延迟和扇出，这时换 LVT 几乎无效，该做的是重画缓冲器树并给主干线分配高层金属和 NDR。看懂违例的类型（本地门限、互连延迟还是扇出），再选表里的手段，是先进节点时序工程师的核心判断；不分类型地对所有违例统一 resize，正是平面惯性最典型的表现。
五、瓶颈转移：局部互连电阻、pin access 与 track 高度
器件侧的故事到这里是乐观的：漏电压住了，速度还能继续提。但物理实现侧的故事恰好相反——晶体管变好省下的余量，正在被互连吃掉。
先看电阻账。FinFET 的源漏外延区要靠细小的金属接触（contact）连到第一层金属，GAA 的接触还要绕过堆叠的纳米片，接触孔深而窄。金属连线本身也在按比例缩窄，虽然铜的电阻率是材料常数，但当线宽缩到电子平均自由程量级（铜约 39nm，而先进节点最底层金属的截面宽度只有十几纳米），表面散射和晶界散射让有效电阻率成倍上升；再加上阻挡层（barrier）占掉越来越大的截面比例，细铜线的实际电阻比宏观材料表上的数字高几倍。于是路径延迟里，门延迟在降，互连的 RC 延迟不降甚至上升，下一篇 寄生与 RC 提取 会专门展开这个账。本节只强调它对版图的直接挤压：最靠近晶体管的局部互连（local interconnect，常以 M0 层实现）承担了把鳍/纳米片引出来的全部任务，层数和走向被设计规则严格限定。
这就引出 pin access（引脚接入）问题。标准单元的输入输出 pin 不再是平面时代那样一块方方正正的金属方块，而是 M0 或 M1 层上几段夹在密集鳍网格之间的短小金属段，能下通孔（via）的合法位置（access point）只有一两个，且彼此相邻、受通孔间距规则约束。一个单元本身时序合格，不代表它在拥塞区域里能被接出来——布线器可能找不到一个不违反间距规则的通孔位置，被迫绕远线，甚至留下 DRC 违规。多鳍单元和宽纳米片单元的 pin 更分散，某些接入点还会被相邻单元的走线占掉，实际可接入性随上下文变化。
track 高度是 pin access 问题在单元架构上的总约束。track 指单元内部水平方向可供 M1 走线的通道，常见高密度库从平面时代的 12 track 一路压到 FinFET 的 7.5 track、6 track 甚至更少。track 越低，单元越矮、密度越高，但：单元内留给 pin 的水平轨道越少，电源地轨道占比越高，能留给信号布线和通孔的位置越紧张；鳍数或纳米片层数被高度钉死，驱动上限降低；相邻 pin 的访问点在垂直方向上更难错开，router 必须在更窄的通道里同时解决电源轨、跳线和接入。库的选择因此第一次成为架构级决策：6-track 高密度库省面积但 pin access 差、需要更大的布线资源裕量；9-track 以上的高性能库好接好收敛但密度明显低。
这张图把瓶颈转移的链条画全了：鳍片网格决定 pin 的物理位置，M0 局部互连把信号引出但电阻高、规则死，track 高度从上方限定可用来接入的轨道，两股约束在 pin 段和通孔点上汇合，最终表现为布线器在拥塞区「接不出来」。读图时要注意因果方向——不是布线算法退步了，而是晶体管密度的增长远快于互连资源的增长，余量从器件转移到了互连，再从互连转移到了版图几何。
六、高密度设计规则：布线拥塞与 DRC 成为主战场
微缩带来的密度收益几乎全部兑现为设计规则的复杂化。先进节点的规则手册里，单纯的最小宽度、最小间距这类「可缩放」规则只占一小部分，大量是推荐规则（recommended rule）、多重图案化衍生的颜色/奇偶约束（SADP/SAQP 或 LELE 下同层线要分色，见 光刻原理）、通孔阵列与 enclosure 规则、长金属的密度与开槽规则，以及针对 FinFET/GAA 的定向互连（unidirectional routing，底层金属强制单向走线）规则。这些规则彼此耦合，单个图形合法不代表组合后合法，DRC/LVS 物理验证 的迭代轮次显著增加。
对实现流程冲击最大的是拥塞的形态变了。平面时代的拥塞主要看全局布线的布线需求与轨道供给，FinFET GAA 先进节点上至少叠加了三层新拥塞：其一是 pin access 拥塞，大量违规发生在单元内部和单元边界的通孔上，全局布线图根本看不到；其二是局部互连层拥塞，M0/M1 的轨道被 pin 引出和短跳线条大量占用，router 不得不用更高层金属接本应就近完成的连接；其三是分色约束导致的有效轨道损失，同色线间距要求让名义上的轨道数打折。结果是常见的「全局布线不拥塞、详细布线 DRC 爆炸」：全局阶段报告一切正常，详细布线阶段才暴露出成千上万个间距与通孔违规，此时再回头改布局，迭代代价极高。
| 拥塞类型 | 主要可见阶段 | 典型表现 | 前置缓解手段 |
|---|---|---|---|
| 全局轨道拥塞 | 全局布线 | 通道溢出，长线绕行 | floorplan 调整、宏单元间距、placement blockage |
| pin access 拥塞 | 详细布线 | 单元边界通孔违规、绕远 | 选 pin 友好的库版本、cell padding、分散高扇出单元 |
| 局部互连层拥塞 | 详细布线 | M0/M1 短路间距违规、跳层 | 限制高密度库使用比例、保留 M1 余量、非默认规则 NDR |
| 多重图案化约束 | 详细布线/签核 | 分色冲突、odd-cycle | 分色感知布线、避免小环结构 |
表里最值得记住的是第二列：越先进的节点，问题暴露得越晚、越靠近流程末端。先进流程的应对思路因此是把详细布线甚至签核级 DRC「前移」——在布局阶段就调用基于真实 pin 形状和详细规则的拥塞评估（route-driven / congestion-driven placement），而不是等全局布线报告。
还要补一个与良率直接相关的维度：高密度规则不只约束能不能接通，还约束「这样接能不能造好」。深窄通孔的良率明显低于宽孔，单通孔连接在先进节点被要求尽量替换为冗余双通孔（via redundancy）；长而直的金属线在刻蚀和 CMP 中会出现负载效应，需要插入 dummy metal（伪金属填充）满足密度规则，而 dummy 又会改变寄生电容。签核阶段的 DFM（Design for Manufacturing，可制造性设计）检查因此与 DRC 并行，任何大面积违反推荐规则的版图即使不报错，也会在良率上付出隐性代价。这也是为什么布线资源不能按理论轨道数算满——经验上通道利用率超过约 80%，详细布线的 DRC 与通孔良率就会同时恶化，余量必须在 floorplan 阶段预留。
七、实现策略的转向：从堆缓冲器到选库加拥塞驱动
把前六节的约束收口，FinFET GAA 先进节点的实现方法论相对平面时代有三个系统性转变。
第一，优化重心从「门尺寸」转向「库与 Vt 组合」。平面流程里综合工具的默认动作是对违例路径加大驱动、插缓冲器，ECO 阶段反复 resize；先进节点上驱动档位粗、大单元 pin 更难接、缓冲器本身占用紧缺的 M1 轨道，无脑加缓冲器常常修了时序、爆了拥塞。成熟流程在综合之前就确定库使用策略：哪些模块用高密度库、关键路径是否开高性能库、LVT 单元的比例上限（leakage budget）、是否启用多比特触发器（见 多比特触发器与电源门控），让工具在受限的库空间里求解，而不是事后补救。Vt 交换（VT swap）成为最便宜的 ECO：只换同版图不同注入的单元，不动走线，漏电换时序，代价可控。
第二，布局布线从「时序驱动」升级为「时序、拥塞、pin access 联合驱动」。布局阶段引入 pin accessibility 代价，对高扇出、pin 紧张的单元自动分散并加 keepout margin；全局布线用分色感知和 NDR（非默认规则，加宽关键线）规划；CTS 在先进节点上对局部互连延迟更敏感，时钟路径的 NDR 与高层金属分配要更早介入（见 高级时钟树综合）。物理综合的演进可参考 高级布局与物理综合。
第三张图给出了先进节点的收敛闭环，读图重点在最后一条回灌边：签核质量的 DRC、RC 甚至 IR drop 信息要回灌到布局阶段，形成多轮迭代，而不是把所有问题留到 ECO 末端硬修。这正是 物理 ECO 与时序收敛 和 时序收敛实战案例 里先进节点案例的共同特征——收敛成功的项目，违例曲线在布局阶段就被压平；收敛失败的项目，往往是在详细布线后才第一次看见真实拥塞，此后每一轮 ECO 都同时牵动时序、拥塞和 DRC，陷入修一个爆三个的循环。
第三，签核的假设体系更重。先进节点的寄生角、RC 互联角、统计涨落（见 OCV/AOCV/POCV）、EM/IR 约束（见 功耗签核与 IR drop）比平面节点多得多，库的时序表本身也覆盖更复杂的状态。工程师对工具报告的判断，越来越依赖「这条违例是器件离散还是互连几何造成的」这类归因能力——而这恰恰要求理解前面三节讲的器件与版图约束。
八、工程清单：先进节点最容易踩的坑
把本篇的要点倒成一份可操作的避坑清单，这些坑在真实项目中反复出现：
- 沿用平面直觉堆缓冲器：关键路径上密集插 buf，时序过了但 M1/M2 拥塞和通孔 DRC 爆炸。先问能不能 VT swap，再问能不能换库版本，最后才加尺寸和缓冲器。
- 只看全局布线拥塞：全局报告全绿不等于能收敛，必须在签核前跑详细布线的 DRC 计数，关注 pin access 类违规的绝对数量和趋势。
- Vt 档失控：为收敛大量使用 ULVT，流片前才发现漏电预算超标、待机功耗不过关。漏电比例要在综合阶段就设场景约束并逐轮监控。
- 高密度库一刀切：全芯片为省面积统一用 6-track 库，高扇出网络和时钟集中的区域 pin access 崩盘。按模块混用 track 库，并给拥塞区留 placement margin。
- 忽视局部互连电阻：时序分析只看线长不看层和宽，底层细线的真实电阻被低估。NDR 规划和层分配要在布线前定好，签核用真实提取的 RC 复核。
- 把 GAA 当免费的 FinFET 提速：片宽档位和片间规则同样离散且严格，换宽片单元的面积、pin 形状变化要重新过可接入性检查，不能只换 Liberty 表。
这一篇在知识体系里的位置
- 想按流片顺序看这些约束怎样落到一张总清单 → 前一篇 完整流片签核清单；
- 想接着算局部互连电阻的账、看 RC 提取在先进节点为什么失真 → 下一篇 寄生与 RC 提取；
- 想补标准单元库与 Liberty 特征化的基础 → 标准单元库与 Liberty 与 门电路电气特性；
- 想看拥塞与 DRC 的验证细节 → DRC/LVS 物理验证 与 全局布线与 DFM；
- 想看器件微缩之后的路线之争（CFET、3D 堆叠、chiplet）→ 先进节点之后的未来趋势。
总结
FinFET GAA 先进节点的本质变化是：栅极对沟道从一面控制到三面包裹（FinFET）再到四面全环绕（GAA 纳米片），漏电和短沟道效应被压住、纳米片宽度还能连续调节；但驱动强度从此按鳍数或片宽量化、档位变少，速度余量改由四到六档 Vt 在漏电预算里精细交换，瓶颈整体转移到接触与局部互连电阻、只有一两个合法通孔点的 pin access 和不断压低的 track 高度上；高密度、单向化、多重图案化规则让拥塞在详细布线阶段才以 DRC 形式爆发，所以实现策略必须从平面时代的堆缓冲器、放大尺寸，转为在综合前定死库与 Vt 策略，用拥塞和 pin access 联合驱动布局布线，并把签核级 DRC/RC 违例前移、闭环回灌到布局阶段收敛。