晶振负载电容：晶体等效模型、Pierce 振荡器与 CL 对频率的影响
更新时间：2026-09-25。每块数字板子上几乎都能找到一颗银色小金属罐或 32.768 kHz 的圆柱小元件，旁边配两只不起眼的小电容——这就是晶体振荡器。MCU 的系统时钟、RTC 实时时钟、以太网 PHY 的 25 MHz 参考源、USB 的 48 MHz 时钟，频率基准全部来自它。本篇从石英晶体的压电机械谐振讲起，给出 Lm/Cm/Rm+C0 等效模型和 Pierce 振荡器电路，重点回答一个工程问题：数据手册写的「负载电容 CL」是什么，选错为什么会让频率偏出几十 ppm。理解本篇需要一点 MOS 放大与小信号基础，可先读 MOS 小信号模型；片上时钟为何不用晶体、模拟设计的折中从哪来，见 片上环形振荡器 与 模拟电路为什么这么难。
本文要回答的问题
- 石英晶体为什么能谐振？压电效应怎样把机械振动变成电信号？
- 晶体的 Lm/Cm/Rm + C0 等效模型各代表什么？串联谐振频率和并联谐振频率差在哪？
- Q 值上万到十万意味着什么？为什么频率精度天然就高？
- Pierce 振荡器由哪几个元件构成？反相器、反馈电阻、两只负载电容各自干什么？
- 晶振负载电容 CL 怎样决定实际振荡频率？CL 选错 1 pF 频率会偏多少 ppm？
- 起振时间、负阻裕量、激励功率（drive level）与温度稳定性各受什么影响？
一、晶体是什么：压电石英的机械谐振
晶体（crystal）的核心是一片按特定角度切割的石英单晶。石英是压电材料（piezoelectric material）：在晶体两侧电极上加电场，晶格会发生机械形变；反过来，机械挤压晶体，电极上又会产生电荷。加交变电压，晶片就按电压频率周期性地伸缩振动；当电信号频率恰好等于晶片的机械固有振动频率时，机械振幅达到最大，压电反馈的电流也最大——这就是晶体谐振，和音叉被敲击后按固有频率振动是同一个物理过程，只不过这里的「敲击」是电场。
机械固有频率由晶片的切割方式和尺寸决定。频率越高，晶片越薄：8 MHz 的 AT 切石英片厚度约 0.2 mm，40 MHz 时只有约 40 μm，再高就要用泛音（overtone，让晶片工作在 3、5、7 次机械谐波）模式。钟表里的 32.768 kHz 则是音叉状的弯曲振动结构，做成圆柱或贴片小封装。切型还决定温度特性：主流的 AT 切在常温附近频率随温度呈平缓的三次曲线，−40~85°C 内可以做到 ±20 ppm 以内；32.768 kHz 音叉晶振用 XY 切（GT 切等改进型），常温拐点通常设在 25°C，偏离室温后频偏明显增大。
顺带提一句近年的竞争者：MEMS 硅振荡器把微小的硅谐振结构和补偿 ASIC 封在一起，抗振动、抗冲击远胜石英，交货与体积也有优势，但抖动和相位噪声目前仍逊于同档晶体，且需要内部 PLL 与持续工作的温度补偿电路，功耗与成本更高，高精度、低功耗基准市场至今仍是石英的天下。
与 LC 回路对比能看出晶体的特殊之处：LC 谐振的能量储存在电感磁场和电容电场之间，电感线圈有铜损、磁芯有损耗，Q 值做到几百已属不易；晶体谐振的能量储存在石英晶格的机械振动里，石英的内摩擦极小，机械振动一旦激发起来要振荡很多万周才衰减，Q 值轻松达到 10⁴~10⁵，32.768 kHz 音叉甚至能到 5×10⁴~10⁵。高 Q 的直接后果有两个：谐振峰极其尖锐，振荡频率被牢牢钳制在固有频率附近；相位随频率变化极陡，电路中任何附加相移都只会造成极小的频偏。频率准的根源不在外围电路，而在这块石头本身。
二、晶体等效模型：Lm/Cm/Rm 串联臂与并联 C0
压电机械谐振在电气端口上可以用一个非常贴切的等效电路描述：一条 Lm、Cm、Rm 串联支路，再与电容 C0 并联。各元件的物理含义是：Lm（动态电感）等效机械振动的惯性，数值大得惊人，典型几亨到几十亨；Cm（动态电容）等效石英的弹性，数值极小，典型 0.005~0.05 pF；Rm（动态电阻）等效机械振动的全部损耗，32.768 kHz 音叉可达 20~50 kΩ，8~40 MHz 的 AT 切晶振只有 10~100 Ω；C0 是两个电极与支架、封装形成的并联静电容，典型 1~5 pF。
这个网络有两个谐振频率。串联臂 Lm-Cm-Rm 自身串联谐振时，Lm 与 Cm 的电抗相消，支路阻抗降到最低（≈Rm）：
fs = 1 / (2π√(Lm·Cm))
频率高于 fs 时串联臂呈感性，到 fa 处这条等效电感恰好与并联的 C0 发生并联谐振，阻抗升到最高：
fa = fs · √(1 + Cm/C0) ≈ fs · (1 + Cm/2C0)
由于 Cm 只有 0.01 pF 量级而 C0 有几 pF，Cm/C0 约 1/100~1/400，所以 fa 只比 fs 高约 0.1%~0.5%。对 8 MHz 晶振，两个频率相差约十几到几十 kHz；而振荡器实际工作点落在 fs 与 fa 之间——此时晶体在电路里等效为一只高 Q 电感，外接电容与它谐振，频率就落在这条窄窄的感性区间里。负载电容改变振荡频率的全部文章，都做在这几百到几千 ppm 宽的区间内。
把阻抗曲线从头到尾捋一遍，物理图像会更完整：频率远低于 fs 时，Cm 容抗主导，串联臂呈容性且阻抗很大；fs 处阻抗跌到 Rm 的极小值、相移为零；fs 到 fa 之间串联臂呈感性，阻抗从 Rm 一路抬升；fa 处与 C0 并联谐振、阻抗冲到峰值（可达数十 MΩ）；高于 fa 后 C0 的容抗重新主导，阻抗再次下降。皮尔斯振荡器正是「挑中」了 fs~fa 这段感抗。还要注意 C0 并不参与机械储能，它还会在 fa 以上提供一条旁路、带来所谓泛音抑制问题，高频泛音晶振的封装设计很大一部分工作就是控制 C0。
三、Pierce 振荡器：反相器、反馈电阻与两只电容
实际芯片里 90% 以上的晶振电路是 Pierce（皮尔斯）拓扑，结构极其简单：一个 CMOS 反相放大器、一个跨在输入输出间的反馈电阻 Rf、晶体、以及两只分别接地的负载电容。芯片厂商通常把反相器和 Rf 做在片内（也有的 Rf 外置），板上只需要晶体和两只电容。
补充两个规格细节。晶体按工作模态分基频（fundamental）与泛音两类：基频晶体目前上限约 50 MHz，再高晶片薄到加工易碎；80 MHz、125 MHz、200 MHz 的高频晶振多为 3 次/5 次泛音晶体，内部晶片实际只谐振在机械泛音上，这类应用必须在放大器端加选频网络（LC 调谐）抑制基频，否则电路可能错振在不想要的模态。另外同一颗晶体常提供多个 CL 档位订购型号，6 pF、8 pF 属低负载型（低功耗、便携设备），12.5 pF、18 pF、20 pF 属标准负载型（老工艺与工业板），订购代码不同不可混用。
各元件分工如下。Rf 把反相器的直流输出反馈回输入，使输入直流电位等于输出电位，反相器被偏置在转移曲线中点、增益最大的线性区；没有 Rf，输入悬空，放大器要么饱和要么截止，无法起振。对交流信号，晶体与 CL1、CL2 构成 π 型谐振网络：晶体等效电感在中间，两只电容分别对地，谐振时网络再提供 180° 相移，与反相器固有的 180° 相移相加凑成 360°，满足巴克豪森相位条件；增益条件则要求反相器增益大于谐振网络的衰减。上电噪声中含有 fs 附近的微弱频率成分，被环路反复放大，几百到上万个周期后幅度爬升、最终被反相器的非线性限幅稳定下来。
从 XIN 端向放大器看进去，电路呈现一个负电阻（negative resistance），这是正反馈把能量注入谐振回路的表现。起振的充要条件是负阻绝对值大于晶体的 Rm，工程上要求 2~5 倍裕量：32.768 kHz 音叉 Rm 高达几十 kΩ，是最难起振的一类，设计不当会出现低温不起振或起振时间过长。
为什么 Pierce 结构能流行四十年，值得多说一句。它对元件参数极度不敏感：Rf 从 1 MΩ 到 10 MΩ 都能正常偏置；CL1、CL2 不必精确相等，比值在一定范围内变化只改变反馈分压、不改谐振频率的决定式；晶体本身被当成电感使用，换不同厂家、不同 Lm/Cm 的同频晶体，只要 CL 规格一致，振荡点就一致。再加上反相器是数字工艺里最标准的单元，全套电路在最普通的 CMOS 工艺上即可集成。多数 MCU 还提供 2~4 档驱动强度选择（low/high drive），本质是切换反相器尺寸、改变 gm 与负阻，让同一电路兼顾 32.768 kHz 低功耗和 40 MHz 高 Rm 负载两种极端场合。
四、负载电容 CL 如何决定振荡频率
数据手册上晶体标称的频率，是在指定负载电容（如 6、8、10、12.5、18、20 pF）下标定的；标「series」字样的晶体则工作在串联谐振 fs、不需要负载电容。Pierce 电路中，从晶体两只引脚向板上看进去的等效负载电容为：
CL = (CL1·CL2)/(CL1 + CL2) + Cs
Cs 是引脚、走线、封装引入的杂散电容，经验上取 2~5 pF。CL1、CL2 常取相等（如各 15 pF 时串联为 7.5 pF），此时 CL = CL1/2 + Cs。实际规格上，32.768 kHz 音叉晶振常见 6/9/12.5 pF 档位，8~40 MHz 的 AT 切晶振多为 10~20 pF；低 CL 型维持振荡所需电流更小，但板上 Cs 占比更大、频率对布线更敏感，便携低功耗产品偏爱 6 pF 型，工业老设计则沿用 18 pF、20 pF。
晶体工作在 fs~fa 之间等效为电感，与 CL 并联谐振，实际振荡频率近似为：
fL ≈ fs · [1 + Cm/(2(C0 + CL))]
可见 CL 越大，fL 越靠近 fs；CL 越小，越靠近 fa。这就是频偏公式：如果板上实际 CL 与晶体标定值不一致，频率必然偏移。代入典型值 Cm = 0.015 pF、C0 = 3 pF：CL 从 10 pF 偏到 9 pF，Δf/f ≈ Cm/2 × (1/12 − 1/13) ≈ 4.8 ppm。32.768 kHz 音叉 Cm/C0 比更大，同样 1 pF 偏差可能造成 10 ppm 以上频偏。对 ±20 ppm 精度的系统，负载电容差 1~2 pF 就可能吃掉全部精度预算，这就是「晶振负载电容必须对着数据手册算」的原因。
| 方案 | 典型 Q 值 | 频率精度（全温） | 面积/成本 | 适用频率 | 相位噪声/抖动 |
|---|---|---|---|---|---|
| 石英晶体（Pierce） | 10⁴~10⁵ | ±20~±50 ppm | 外置元件，成本低但占板 | 32.768 kHz~40 MHz（泛音到数百 MHz） | 极低，适合做基准 |
| 片上 LC-VCO | 5~15 | 不带环路时 ±百分之几，需 PLL 锁定 | 占大片芯片面积（螺旋电感） | 1~10 GHz 射频/高速 SerDes | 低（片上方案中最好） |
| 片上环形振荡器 | 5~20 | ±百分之几十（随 PVT 大幅漂移） | 零面积、零成本 | 几十 MHz~几 GHz | 高，仅对抖动不敏感的逻辑可用 |
晶体以极小的板级成本换来 ppm 级精度和极低相位噪声，在几十 MHz 以下的基准源领域没有对手；LC-VCO 只用在频率高到晶体够不着的射频段，且必须靠 PLL 锁回晶体基准，其噪声分析见 LC-VCO 与相位噪声；环形振荡器只配给上电初期、待机等不在乎精度的场合。
五、起振时间、激励功率与温度精度
除了频率，负载电容和电路增益还牵动三个工程指标。
起振时间。从上电到幅度达到可用阈值，晶体需要 Q 数量级的振荡周期来积蓄能量：32.768 kHz 高 Q 音叉常见 300 ms~2 s，8~40 MHz 晶振通常几 ms 以内。负阻裕量越小、Rm 越大，起振越慢。RTC 板低温下偶发不起振、时间停走，多半是 Rm 随温度升高而片内驱动能力不足。电池供电产品还要注意，起振阶段的瞬态电流是稳态的数倍，电源内阻过大或去耦不足会使 Vdd 跌落、起振进一步拖慢甚至失败。调试手段是加大片内驱动档位（增大反相器 gm，即增大负阻），但这会引出下一个问题。
激励功率（drive level）。晶体承受的机械振动功率约为流过 Rm 的电流平方乘以 Rm。32.768 kHz 音叉额定值常低至 1 μW，普通 AT 切晶振约 100 μW~1 mW。长期过驱会加速老化、频率单向漂移，极端情况下振碎晶片。所以驱动档位不是越大越好，按「负阻裕量 2~3 倍即止」选取。
负载电容本身的选型与布线。CL1、CL2 必须用 C0G/NPO 类 I 型陶瓷电容：这类介质温度系数仅 ±30 ppm/°C 以内、容值不随直流偏压变化；用 Y5V、X7R 等 II 型介质，容值随温度和偏压能飘出百分之十几，等于人为给 CL 加了一个不可控变量，前面算的 ppm 账全部作废。布线上两只电容要紧靠芯片 XIN/XOUT 引脚放置、接地过孔短而粗，晶体走线短、远离开关信号，环路面积尽量小——走线越长 Cs 越大且越不确定，还会把外界噪声调制进时钟。对精度要求极高的产品（如通信基准、计量设备），可把其中一只电容换成可调电容或在 MCU 内用晶体调节（XCAL）电容阵列，产线实测频率后修调，把出厂误差压到 ±2 ppm 以内。
频率精度预算。以标称为 ±20 ppm 的晶振为例，整机误差是多项之和：出厂校准 ±20 ppm（25°C）、温度稳定性 ±20~30 ppm（−40~85°C）、老化第一年 ±3 ppm、电源电压牵引（±几个 ppm）、负载电容失配（前一节，可达数 ppm 到十几 ppm）。系统级总预算常按 ±50~±100 ppm 估计。换算成直观数字：20 MHz 下 ±20 ppm 对应 ±400 Hz；32.768 kHz 下 ±20 ppm 对应每天走时误差约 1.7 秒，这就是手表级 RTC 要选 ±10 ppm 甚至更好晶振的原因。温度是其中最大的变量，切型与拐点温度的选择、以及 PVT 角下的电路验证，和 工艺角与 PVT 的设计思路一脉相承。
再解释老化（aging）的机理：石英片表面吸附气体、电极金属晶格缓慢弛豫、长期过驱造成的微损伤，都会让 Cm、Lm 缓慢漂移，表现为频率以每年约 ±1~±3 ppm 的速率单向变化，第一年最快，之后趋缓；所以晶体出厂都给出老化曲线，高稳晶振要预热并定期校准。判断一块板子振荡是否健康，示波器直接探 XIN 会因探头电容（约 10 pF）改变 CL、甚至导致停振，工程上用 1 MΩ 探头串小电容、或用频谱仪在后续时钟分频点上测量，重点看三个量：起振时间是否达标、输出频率换算 ppm 是否落在预算内、XIN 端幅度（限幅后的正弦波 RMS）反推激励功率是否越限。
选型时可遵循一条简单流程：先按通信协议或计时精度确定 ppm 预算，再在数据手册里查晶体推荐的 CL 值，按 CL1 = CL2 = 2(CL − Cs) 算两只电容（取标准容值），最后确认片内驱动档位在最低温、最坏 Rm 下负阻裕量达标、且常温激励功率不超限。MCU 时钟树怎样把这路基准倍频到各模块，见 数字 PLL 基础。
这一篇在知识体系里的位置
- 想看放大器增益、gm 与负阻从哪来 → MOS 小信号模型 与 电流镜与偏置产生；
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总结
晶振负载电容决定实际振荡频率：石英晶体靠压电效应做机械谐振，等效为 Lm/Cm/Rm 串联臂并联 C0，存在串联频率 fs 与并联频率 fa（相差约 0.1%~0.5%），Q 值高达 10⁴~10⁵ 所以频率天然准；Pierce 振荡器用反馈电阻把反相器偏置在线性区、晶体在 fs~fa 间等效高 Q 电感与两只负载电容谐振，CL=(CL1·CL2)/(CL1+CL2)+Cs，实际频率 fL≈fs[1+Cm/2(C0+CL)]，CL 偏 1 pF 即造成约 5~10 ppm 频偏；设计时还要保证负阻裕量 2~5 倍（32.768 kHz 起振 0.3~2 s）、激励功率不超 μW~mW 级额定值，并按出厂 ±20 ppm、温度、老化、负载失配合并出总 ppm 预算。