CMOS 制造流程：从硅片到接触孔，晶体管是怎样一层层造出来的（FEOL 全流程）
更新时间：2026-09-24。前面八篇，我们把晶圆厂里的「单件武器」逐一拆开看过：光刻怎样把图样印上去、刻蚀怎样把胶图形转进薄膜、离子注入怎样改变导电性、薄膜沉积与热氧化怎样长膜、CMP怎样把表面磨平。这一篇是系列的串讲收束：按真实制造顺序，把这些工序串成一条线，看一个 CMOS 晶体管在接触孔（contact）之前究竟是怎么一层层长出来的。再往后的金属互连属于 BEOL，是系列第 10 篇 后端互连的内容；全篇总览也可对照 芯片制造流程。
本文要回答的问题
- 常说的 FEOL、MEOL、BEOL 是按什么分界的？晶体管、接触孔、金属互连各属于哪一段？
- 一块裸硅片进厂后，为什么先要做阱（well）注入？NMOS 和 PMOS 为什么要造在不同的阱里？
- 浅槽隔离 STI 是怎么做出来的？它取代了老式的 LOCOS 隔离的哪些毛病？
- 栅极为什么必须在源漏之前做？LDD 浅延伸注入和侧墙（spacer）解决的是什么问题？
- 自对准硅化物（salicide）「自对准」在哪里？为什么整套 FEOL 的工序顺序一步都不能乱？
一、先画地图：FEOL、MEOL、BEOL 的分界
一颗 CMOS 芯片从裸硅片到出厂，几百道工序可以按「造的是什么」切成三段。术语在各厂略有出入，但分界逻辑高度一致：
- FEOL（Front-End-Of-Line，前段制程）：在硅衬底上直接造出晶体管。包括阱形成、器件隔离、栅介质与栅极、源漏区、源漏上的硅化物。FEOL 结束时，晶圆上已经有了千千万万个功能完整但彼此还没接线的晶体管。
- MEOL（Middle-End-Of-Line，中段制程，也叫 MOL）：在晶体管顶层和第一层金属之间造接触结构——在介质层上打孔、填钨，形成接触栓（contact plug），把栅极和源漏引出来。它之所以单独成段，是因为接触孔尺寸直接贴在晶体管上，工艺温度和损伤预算既不同于 FEOL 也不同于 BEOL。先进节点还会在这一层插入局部互连（local interconnect）。
- BEOL（Back-End-Of-Line，后段制程）：从第一层金属开始往上，重复「沉积介质 → 刻通孔/线槽 → 填铜 → CMP」十几层，把晶体管按电路图连成系统。细节见第 10 篇。
记住一个判据：凡是直接改动硅衬底、在硅里造文章的，都是 FEOL；接触孔是 MEOL；金属层是 BEOL。 本篇走完 FEOL，止于 MEOL 的接触孔门口。
二、起点：裸硅片与阱注入
一切从 从沙子到硅片 讲过那片抛光如镜的单晶硅片开始。量产逻辑工艺通常采用轻掺杂的 p 型衬底（掺入少量硼，电阻率约 10Ω·cm 量级）。但 CMOS 要在同一片硅上同时造 NMOS 和 PMOS：NMOS 需要 p 型背景、源漏掺 n 型杂质；PMOS 恰好相反，需要 n 型背景。解决办法是先在衬底里「圈地」，做出不同导电类型的深阱（well）。
典型双阱（twin-well）流程是这样的：
- 先在硅片上热生长一层薄氧化层（screen oxide，屏蔽氧化层），减少后续注入对晶格表面的轰击损伤；
- 光刻开出 n 阱区域，以光刻胶挡罩，向该区域注入磷（剂量与能量按阱深设计，阱深通常一两微米）；
- 去胶、换掩模，光刻开出 p 阱区域，注入硼；
- 高温长时间退火（drive-in），让杂质扩散到目标深度并修复晶格。
| 区域 | 阱类型 | 注入杂质 | 将来造什么管 |
|---|---|---|---|
| n 阱 | n 型 | 磷（P）/砷（As） | PMOS |
| p 阱 | p 型 | 硼（B） | NMOS |
| 衬底 | 轻掺 p 型 | — | 公共背景 |
阱是所有器件的「地基」，所以排在最前；它的注入深度大、退火温度高（1000℃ 以上），也必须趁早做——后面栅极等娇贵结构成形后，再也经不起这种温度，这就是热预算的约束：高温工序从前到后只许递减。先进工艺还会加一层深 n 阱（deep n-well）做隔离和防闩锁（latch-up），原理与 ESD 与闩锁防护相关。
阱注入还有一个容易被忽略的搭档：阈值调整注入（Vt adjust implant）。在栅氧生长之前或刚生长之后，用极低剂量、精确控制能量的硼或磷注入沟道表面，改变栅下硅表面的背景掺杂浓度，就可以在不改变版图的前提下把晶体管的阈值电压 Vt「拧」到目标值。同一种栅氧厚度，靠不同的 Vt 注入剂量就能造出低阈值（快但漏电大，用于关键路径）和高阈值（慢但省电，用于待机模块）两类管子，这是工艺库能提供多 Vt 单元的物理基础。阱的剖面浓度也不是均匀的：现代阱工程用多步不同能量的注入拼出 retrograde（逆行）剖面——表面浓度恰好满足 Vt 设计，深处浓度则抬高以防穿通（punch-through，即漏端耗尽区一路延伸到源端）和抑制闩锁。
三、浅槽隔离 STI：给邻居砌墙
阱定好了导电类型，紧接着要解决另一个问题：相邻两个晶体管挨得那么近，如何保证它们井水不犯河水？如果不隔离，一个管的源漏可能和旁边管子的区域在硅里直接连通，造成漏电和寄生器件。现代工艺的答案是 STI（Shallow Trench Isolation，浅槽隔离）。
做法一句话概括：在硅里挖沟、填绝缘的二氧化硅、磨平。 先用热氧化加 CVD 氮化硅做硬掩模，光刻后用干法刻蚀在硅上刻出约 0.3~0.5μm 深的浅槽；槽壁热生长一层衬垫氧化层（liner oxide）修补刻蚀损伤并缓冲应力；然后用高密度等离子体 CVD（HDP-CVD）把二氧化硅填进槽里——这种工艺边沉积边溅射，能无缝填满又深又窄的槽；最后 CMP 以氮化硅为停止层磨平表面，再去掉氮化硅。留在硅里的氧化硅墙，就是器件之间的绝缘屏障。
STI 取代了老工艺的 LOCOS（硅局部氧化隔离）。LOCOS 靠氮化硅挡住氧化、让暴露区域长厚氧来隔离，但氧在氮化硅边缘会侧向钻进去，形成标志性的「鸟嘴」（bird's beak），每边白白吃掉 0.3μm 以上的面积，在亚微米时代完全不可接受。STI 槽壁近乎垂直、几乎不占额外面积，这是它从 0.25μm 节点沿用至今的原因。
STI 在先进节点还多了一个身份：应力来源。二氧化硅固化后的体积收缩会对旁边的有源硅条施加挤压应力，而硅的载流子迁移率对应力极其敏感——沿沟道方向的压应力能提升空穴迁移率（PMOS 受益），拉应力则提升电子迁移率（NMOS 受益）。工艺工程师会刻意调整 STI 的槽距、氧化层致密化条件，甚至改用 SiCOH 等应力可调的填充材料，把隔离结构同时变成提升器件速度的「应力引擎」。槽挖得多深、离栅多近，也就不再只是隔离问题，而直接写进器件模型。
四、栅氧化与栅极：整条流程的定调之笔
STI 完成后，晶体管的有源区（active area，即将来做源漏沟道的硅条）就被框定了。接下来是 FEOL 最关键、也最讲究洁净的一步：造栅极。
先把硅片表面彻底清洗（RCA 清洗，去除颗粒、金属离子和自然氧化层），随即在约 800~1000℃ 的干氧气氛中生长一层极薄的栅氧化层——平面工艺时代典型厚度从几十纳米一路缩到 1.2nm，只有寥寥几个原子层。栅氧是 MOS 管的「心脏」：栅压隔着它在沟道里感应出导电载流子，它的厚度、缺陷密度直接决定阈值电压、漏电流和可靠性。
栅氧长好后立刻 CVD 沉积一层多晶硅（polysilicon），掺磷或硼使其导电，再光刻、干法刻蚀成栅线条。多晶硅栅的刻蚀是全厂最难的刻蚀之一：要有近乎完美的各向异性（侧壁垂直，不能掏脚），还要在栅氧上精准停住，绝不能刻穿那层一两纳米的氧化层伤到沟道硅。
| 结构 | 材料（经典平面工艺） | 作用 |
|---|---|---|
| 栅介质 | SiO₂（先进节点为高 K 介质 HfO₂） | 绝缘，栅压经此调控沟道 |
| 栅极 | 掺杂多晶硅（先进节点为金属栅） | 施加栅压的电极 |
| 关键工艺 | 热氧化 + CVD + 光刻 + 刻蚀 | 定义沟道长度 L |
栅极在这里还有一个决定性身份：它是后面源漏注入的对位基准。 注意栅线一旦刻好，后面的 LDD、侧墙、源漏全都以它为参照物「自动对齐」，不再依赖光刻对准。这就是「自对准」工艺的源头，下一节展开。补充一句先进工艺：45nm 节点后 SiO₂ 漏电无法接受，业界改用高 K 金属栅（HKMG），栅介质换成 HfO₂、栅极换成金属，但「先造栅、后造源漏」的自对准骨架在 FinFET 时代依然成立，演进细节见 FinFET 与 GAA。
五、LDD 与侧墙：给热载流子修一道缓冲
栅极刻好后，如果直接用高剂量注入做源漏，会出什么问题？重掺杂区会紧贴沟道边缘，在漏端高压下形成极强电场，电子被加速成「热载流子」（hot carrier）轰进栅氧，使阈值电压漂移、器件逐年老化。而且重掺区在高温退火时会横向扩散，让有效沟道缩短、难以控制。
解法是分两级造源漏，先做一层浅浅的延伸区：
- LDD 注入（Lightly Doped Drain，轻掺杂漏端，现代也统称源漏延伸 SDE）：不另外加掩模，直接以多晶硅栅自身当遮挡，低剂量、浅深度地斜向或垂直注入磷/硼。栅下的区域被栅挡住，注入区边缘恰好落在栅的侧壁外沿，形成贴着沟道的浅掺杂延伸带；
- 沉积侧墙：用 CVD 在整片晶圆上共形（conformal）沉积一层氮化硅（Si₃N₄），把栅顶和硅面都盖住，膜厚就是将来侧墙的宽度；
- 回刻侧墙：用不区分位置、只刻水平方向的各向异性干法刻蚀（blanket etchback）把氮化硅从平面上削掉，唯独在栅极的垂直侧壁上留下一圈贴边的侧墙（spacer）。
侧墙宽度（典型几十纳米）就是浅延伸区露出的长度。重掺杂源漏注入时，注入被「栅 + 侧墙」整体挡住，重掺区的内沿被推到侧墙外沿，于是沟道和重掺区之间隔着一段由 LDD 铺成的缓冲斜坡：漏端电场被摊薄，热载流子效应显著缓解。这一圈氮化硅侧墙同时还是后面硅化物工艺的隔离屏障——它让栅顶和源漏上的金属硅化物自动断开，不会短路。
六、源漏重注入与退火激活
侧墙立好，才轮到真正的源漏主注入。这次是高剂量（10¹⁵/cm² 量级）、大束流注入砷或磷（n 管）、BF₂ 或硼（p 管），能量选得比 LDD 深，结深约几十到上百纳米。注入依然不需要源漏专用掩模做精细对位：栅和侧墙就是挡罩，源漏区相对于栅极的位置由几何关系自动保证。
注入之后硅晶格已经被离子撞得一片狼藉，而且杂质原子大多停在间隙位置、并不导电，必须用退火来同时完成两件事：修复晶格损伤（damage anneal）、让杂质原子取代硅原子进入晶格位点被电学激活（activation）。经典工艺是 1000℃ 左右的快速热退火（RTA），几十秒内完成，既激活又尽量不让杂质过度扩散——前面辛苦定义的纳米级结深，会被长时间高温毁掉。先进节点进一步转向毫秒级激光退火、尖峰退火，把「激活要热、扩散怕热」这对矛盾压到极致。
源漏还有一个必须管控的副作用：结漏电。源漏重掺区与衬底之间是一个反偏的 pn 结，结越深、耗尽区越宽、面积越大，漏电和寄生电容就越大，而结太浅又会让硅化物反应时「一口咬穿」结区、直接漏到阱里（junction spiking）。所以结深、侧墙宽度、硅化物厚度三个数字必须联合设计：先进节点源漏结深压到 20nm 上下，硅化物相应改 NiSi（反应消耗硅更少），三者互相咬合。量产中还常加一道源漏区的预非晶化注入（PAI，先注入锗或硅把表面打成非晶），让硼这类又轻又爱乱跑的杂质在非晶层里老老实实停在同一深度，减小沟道方向的横向突变，抑制短沟道效应。
到这里，一个电学意义上完整的 MOS 晶体管已经成形：栅压通过栅氧调控栅下沟道，电流经源端 LDD、沟道、漏端 LDD 流向重掺杂源漏区。但它还有最后一个工程问题——源漏和栅顶现在都是硅，电阻率和接触电阻偏高，需要再盖一层低阻的金属化层。
七、自对准硅化物 salicide：给电极镀上低阻帽
硅化物（silicide）是金属与硅反应生成的金属硅化合物，电阻率远低于掺杂硅，用它给栅顶和源漏区各戴一层「低阻帽」，能大幅降低栅电阻和源漏的接触电阻。关键工艺叫 salicide（self-aligned silicide，自对准硅化物），精妙之处仍然是「对准不用光刻」。
- 清洗暴露的硅表面后，PVD 溅射沉积一层薄金属——经典用钛（Ti）或钴（Co），先进节点用镍（Ni），整片晶圆（栅顶、侧墙、源漏硅面）都被覆盖；
- 第一次低温退火（如 400~700℃）：只有金属直接接触硅的地方会反应生成 C49 相 TiSi₂、CoSi 或 NiSi；侧墙和 STI 上的金属下面是氮化硅、氧化硅，不发生反应；
- 用选择湿法刻蚀把未反应的金属统统洗掉——侧墙顶上、隔离区上的金属被清干净，栅顶和源漏上的硅化物则原样留下，三者由侧墙自动隔开；
- 必要时第二次高温退火，把硅化物转成低阻的稳定相（如 C54 相 TiSi₂、CoSi₂）。
| 工艺环节 | 发生反应的地方 | 不反应、被洗掉的地方 |
|---|---|---|
| 金属与硅接触处 | 栅顶多晶硅顶、源漏硅面 | — |
| 金属与绝缘介质接触处 | — | 氮化硅侧墙、STI 氧化硅 |
这就是 salicide 名字里 self-aligned 的含义：硅化物长在哪，完全由「底下是不是硅」这一几何事实决定，靠侧墙绝缘自动分界，省掉了一层光刻，也从根本上杜绝了光刻套刻误差可能造成的栅-源漏金属短路。 这一步走完，FEOL 画上句号——晶体管造好了，电极上还戴好了低阻帽，静静等着被接线。
八、接触孔：FEOL 与 BEOL 之间的 MEOL
进入 MEOL，第一件事是把晶体管整个埋进介质：CVD 沉积一层厚厚的层间介质（ILD-0，通常是掺磷硅玻璃 PSG 或未掺杂氧化硅），CMP 抛平。然后在介质上光刻开出接触孔图样，用干法刻蚀把孔一直打到下面的硅化物——每个源漏区上方、每段栅极上方各有一个或多个孔。
孔壁先沉积一层 Ti/TiN 阻挡层（防止后续金属扩散进硅，也做黏合用），再用 CVD 把钨（W）填满整个孔，最后 CMP 把表面多余的钨磨掉，只留下一个个垂直的钨柱，即接触栓（contact plug / tungsten contact）。钨之所以中选，是因为 CVD 钨有极好的台阶覆盖能力，能把又深又窄、深宽比超过 10:1 的孔无缝填实。
接触孔的刻法也有讲究。最省事的方案是孔必须完整落在源漏硅化物区域内，四周留出安全边距（bordered contact），但这会白白吃掉面积；先进工艺采用自对准接触（SAC，Self-Aligned Contact）：刻孔时刻蚀气体对氮化硅的选择比很高，孔即便在光刻上压到栅极上方，也会被栅侧墙上额外加厚的氮化硅挡开，自动「滑」进源漏区而不会伤到栅——又一次用材料选择比代替光刻精度。同一层里，相邻管子的源漏有时还通过埋在接触层里的局部互连（local interconnect，一层薄薄的钨或钴布线）直接短接，省得上第一层金属，标准单元内部的衬底接 VSS、n 阱接 VDD 大多走这条路。
到这里，栅极和源漏通过钨栓被引到了介质表面的同一层平面。再往上，就是第 10 篇要讲的世界：第一层铜金属（M1）在接触栓顶上铺开，一层一层叠到十几层，完成全部互连。MEOL 短，但它是 FEOL 与 BEOL 之间唯一的「信号渡口」，接触电阻和孔密度直接卡着先进节点的性能与面积。
九、时序总图：一个晶体管的八次截面演进
把前面所有细节压缩成一张演进时序图。读图时盯住两条线索：一是材料自上而下怎么一层层加上去；二是每一步「挡罩」是谁——这是理解自对准的钥匙。
图里的顺序看似平铺直叙，实则每一步的位置都被前一步锁死，这正是「顺序不能乱」的全部理由：
- 栅必须在源漏之前：栅是注入挡罩。先有栅，LDD 和源漏的边缘才自动对齐栅边，沟道长度由栅线尺寸（光刻决定）而不是由两次光刻的套刻误差决定。老一代「光刻定义源漏再做栅」的工艺里，套刻偏差直接吃掉沟道长度，节点一缩就废了。
- LDD 必须在侧墙之前、源漏必须在侧墙之后：侧墙是推迟重掺区内沿的垫片，顺序反了缓冲结构就不成立。
- 侧墙必须在 salicide 之前：氮化硅侧墙是栅与源漏硅化物之间唯一的绝缘隔断，没有它，金属会把栅和源漏短路。
- 所有 1000℃ 级高温必须排在前面：阱退火、栅氧在最前，RTA 在后且越来越短促；硅化物之后、接触孔之后只剩低温工艺，否则已造结构会被热坏——这就是贯穿全篇的热预算递减律。
换句话说，FEOL 不是一堆工序的排队，而是一条「每一棒都以同一根栅极为基准」的自对准接力：一次光刻定栅线，此后注入靠遮挡、侧墙靠回刻、硅化物靠材料选择，全部自动对齐。理解了这根基准线，就理解了 CMOS 制造流程的骨架。
晶圆制造工艺系列（10 篇）
- 从沙子到硅片：晶圆制造与拉晶
- 光刻原理：掩模、曝光与分辨率公式
- EUV 光刻：光源与量产难点
- 刻蚀：干法、湿法与各向异性
- 离子注入与退火激活
- 薄膜沉积：CVD/PVD/ALD 对比
- 氧化层生长与热预算
- 化学机械抛光 CMP 与平坦化
- 本文：CMOS 前端制造全流程 FEOL
- 后端互连 BEOL：铜互连与低 K 介质
这一篇在知识体系里的位置
- 想看每一道工序的单独原理：光刻见第 2 篇、刻蚀见第 4 篇、离子注入见第 5 篇、沉积见第 6 篇、氧化与热预算见第 7 篇、CMP 见第 8 篇；
- 想看晶体管造好之后怎样被连成系统 → 同系列第 10 篇 后端互连 BEOL；
- 想看这根平面工艺骨架怎样演进到立体器件 → FinFET 与 GAA 对先进节点的影响；
- 想从电路端理解被制造出来的这些器件 → CMOS 复合门与动态电路、逻辑门与晶体管；
- 想看制造全流程在整个产业里的位置 → 芯片制造概览 与 摩尔定律与工艺节点。
总结
CMOS 制造流程的 FEOL 就是一条以栅极为唯一基准的自对准接力：先做阱注入划分 NMOS/PMOS 地基、用 STI 浅槽隔离邻居，再长栅氧、刻多晶硅栅；随后以栅为挡罩做 LDD 浅注入、立氮化硅侧墙，再以「栅+侧墙」为挡罩做源漏重注入并快速退火，最后借侧墙绝缘完成自对准硅化物；MEOL 用钨栓接触孔把电极引出，BEOL 再叠铜互连——栅先于源漏、侧墙隔开硅化物、高温一路递减，顺序一步都不能乱。