物理验证签核：foundry deck 才是唯一裁判（E3）

数据交接见 S6 物理验证到 GDS，GDS/OASIS 格式见 F1；本篇讲 Calibre（Siemens EDA）/Assura（Cadence）的物理验证工具与 foundry deck 操作。设计侧概念见 DRC/LVS 物理验证；模拟版图的特殊流程是 F2。

一、为什么必须用晶圆厂认证的规则包

P&R 工具内置的 DRC 只是布线期的近似预检，不能用于签核。真正决定「这版 GDS 能不能拿去做掩模」的，是晶圆厂随 PDK 发放、与其制造产线和良率数据绑定的 rule deck：

• 每条间距/宽度/包围规则都来自该工艺节点的真实光刻与良率能力，且不断更新版本；
• deck 通常加密发行（Calibre SVRF rule file），还会带 foundry 认可的 waiver 机制；
• 用错 deck 版本，即使工具报绿也不被接受——deck 版本是签核基线四元组的一部分（F10）。

这也是物理验证与逻辑/时序签核最大的不同：裁判规则不是你定的，是 foundry 定的。

二、DRC：几何、密度与天线

DRC（Design Rule Check）检查版图多边形是否满足制造几何约束，常见族：

族	检查	违例后果
间距/宽度/包围	space/width/enclosure、同层与异层	良率/短路开路
密度（density）	各金属层填充比例上下限	CMP 抛光不平→厚度起伏
天线（ANT/antenna）	制造中连到栅的金属面积比	等离子刻蚀电荷损伤栅氧
多重曝光/先进节点	LELE/SADP、coloring、pinch/bridge	7nm 以下额外拓扑约束

• 密度不达标靠 metal fill（dummy fill）补，填充要避免在敏感信号/模拟节点旁引入寄生失配；
• 天线违例靠跳线（用高金属层「跳」一段减小连栅面积）、加天线二极管（antenna diode）修，见 ESD/IO 防护；
• DRC 结果按 rule 名分类计数，先攻数量大/致命的（short/bridge），再清密度类。

三、LVS：版图和原理图到底是不是同一个电路

LVS（Layout Versus Schematic）从 GDS 抽取器件与连接，生成版图网表，与源（综合/P&R 后）网表做拓扑比对：

1. 抽取（extraction）：按器件识别层认出 MOS/电阻/电容及端口，合并连通区；
2. 网表比较：器件类型/尺寸、连接关系、电源地一一对应；
3. 报 mismatch：短路/开路（short/open）、器件参数不符（W/L 错）、缺件/多件、悬空 net、软连接（衬底/阱接触缺失）。

LVS 是布尔级的对错，不存在「差一点也行」：一个未正确连接的电源衬底触点（latch-up 风险，见 ESD）就是硬伤。常见根因是文字标签（text label）没放到导体上、端口层缺失、P&R 网表与 GDS 不同源（又一次版本基线问题）。

LVS clean 后，抽取还可产出含寄生的网表/R-C 网，供后仿真（PEX，数字侧即 SPEF 的模拟对应物）。

四、ERC 与其他检查

ERC（Electrical Rule Check）查几何 DRC 看不出的电气问题：栅浮空、阱/衬底偏置缺失、latch-up 防护、非法器件连接；先进节点还有 DFM/推荐规则（recommended rule，非强制但影响良率）、双图案 coloring 校验等。这些通常与 DRC 在同一 deck 里分阶段跑。

五、运行与 waiver 纪律

典型 Calibre 流程：layout GDS/OASIS + rule deck + runset（层映射/选项）→ drc/lvs/erc → ASCII/SVF/数据库结果 → RVE 反标到版图定位。

纪律	说明
deck 版本锁定	与该工艺/批次签核手册一致，记录在基线（F10）
分层增量 vs 全芯片	迭代期可跑 block/分层，最终必须 full-chip + 顶层 stitch 全量
waiver	仅 foundry deck 认可、带 rule 名/位置/原因/owner/版本，重跑后自动失效重审
不能 waive 的	LVS mismatch、致命 DRC（short/开路）、ANT 硬伤原则上零豁免
结果可复现	固定工具版本/deck/runset/输入 GDS checksum，归档日志

违例回到 P&R 修：DRC 多为布线间距/填充/跳线问题，在 Innovus/ICC2 局部修后重出 GDS，再重跑物理验证——任何改版图都可能动寄生，要回到 E5 收口 重提 SPEF、重签受影响时序（X3 作废链）。

相关与延伸

• 同线：E1 黄金 STA、E2 MMMC/寄生、E5 签核收口。
• 数据：S6 物理验证、F1 GDS/OASIS、F5 SPEF/SDF、F10 版本基线。
• 设计侧：DRC/LVS 概念、ESD/IO。

总结

物理验证的唯一裁判是晶圆厂随 PDK 认证发放、版本受基线锁定的 rule deck，P&R 内置 DRC 只能当布线期预检：DRC 清几何间距/密度（用 metal fill）/天线（跳线或天线二极管）和先进节点多重曝光，LVS 从 GDS 抽取版图网表与源网表做器件与连接的布尔比对——short/open、参数不符、衬底悬空都是零容忍硬伤，ERC 再补栅浮空/阱偏置/latch-up 等几何看不出的电气问题；迭代可分层跑但最终必须 full-chip stitch，waiver 只认 foundry deck、带位置原因 owner 并随版本失效，违例回 P&R 修后要重出 GDS、重提 SPEF、重签受影响时序，而 LVS mismatch 与致命 DRC 没有「差一点也行」。