Fmax：最高可综合频率
更新时间：2026-09-21。FPGA/时序。约束与收敛见 FPGA 时序违例修复，预算见 timing budget。
一句话回答
Fmax 是设计能正确运行的最高时钟频率，等于「1 / 关键路径所需最小时钟周期」；最小时钟周期由触发器 t_co + 组合逻辑 + 布线延迟 + 建立时间、再扣时钟偏斜和不确定度决定。它是实现后工具根据真实布线算出来的，不是你约束多高就能跑多高；WNS=0 时即贴着 Fmax。
一、和时序报告的关系
bash
T_min = t_co + t_logic + t_route + t_setup - skew + uncertainty
Fmax = 1 / T_min- 当前约束周期 T：若 WNS>0 → 还有余量、Fmax 更高；WNS=0 → 已达当前 Fmax；
- 直接问「这块设计 Fmax 多少」，看最慢时钟域关键路径；
- 每个时钟域、不同工艺/温度条件 Fmax 不同。
二、怎么提高 Fmax
- 流水线：把关键长路径切多拍，缩短每拍逻辑（最有效）；
- 减层级：优化宽比较、大进位、复杂译码；
- 硬资源：乘法进 DSP、存储进 BRAM、减少 LUT 链；
- 物理/工具：retiming、激进综合策略、放近交互逻辑减线延迟；
- 注意提频代价：更多寄存器、面积、功耗、系统延迟。
常见坑
- 以为设了高频率约束就有高 Fmax：工具只会报违例，频率由硬件决定。
- 只综合不看布线后 Fmax：布线延迟才真实。
- 忽略不确定度/抖动：签核 Fmax 要扣这些裕量。
- 为 Fmax 过度流水：拉长数据延迟、增加冒险和资源。
- 多时钟域只看一个：系统频率受最慢域和跨域约束限制。
- 把 Fmax 当系统可达成频率：I/O、外部接口、其他角可能进一步限制。
总结
Fmax=1/关键路径最小时钟周期，由 t_co+逻辑+布线+setup−偏斜+不确定度决定，是布线后工具实测而非约束给定；提频靠流水线、减层级、用 DSP/BRAM 和物理优化，但要权衡面积、功耗和延迟，并以布线后、各时钟域和签核裕量下的结果为准。