MPW 多项目晶圆、NRE 成本模型与流片经济性
更新时间：2026-09-25。专家工程师要同时对 PPA 和成本负责：同一个设计在 180nm 和 7nm 上流片，前期投入可以差两个数量级，选错路径的团队不是技术失败、是现金流先断。这一篇把 MPW 与 NRE 成本的账算清楚，相关背景可回看 晶圆制造与代工、光罩、Reticle 与 OPC，IP 授权这一大项的决策另见 MPW 与 NRE 成本之外，IP 自研还是采购。
本文要回答的问题：MPW 与 NRE 成本到底花在哪
- MPW（Multi-Project Wafer，多项目晶圆）拼片具体怎么拼，为什么几万美元就能流一次先进节点？
- Shuttle（班车流片）的节奏为什么是硬约束，错过一班要等多久？
- NRE（Non-Recurring Engineering，一次性工程费用）除了掩膜还包含哪些钱，各自什么量级？
- mask set（整套掩膜）成本随工艺节点怎么涨，为什么先进节点是千万美元的游戏？
- 什么时候该从 MPW 工程片转 full-mask 量产，初创和学术团队有哪些降本路径？
一、MPW 拼片机制：一块 reticle 上拼几十个设计
MPW 的本质是共享一套掩膜。晶圆厂或第三方服务机构（国际上如 MOSIS、CMP、IMEC、Efabless，国内代工厂和集成电路公共服务平台也提供同类服务）把多个互不相识的团队的设计，像拼地砖一样排进同一个 reticle（光刻曝光场，典型尺寸约 26mm×33mm），用同一套 mask、同一条工艺线、同一批 wafer 流片。出片后按划片道（scribe line，宽约 80–100μm）切开，各团队只拿回属于自己的 die。
这张图里有三个定价要点。其一，掩膜和工艺流转成本由全体拼片团队分摊，一个团队购买的通常是「切块面积」，常见规格从 1mm×1mm 到 10mm×10mm 不等，单价随节点和面积档位浮动。其二，切块之外的区域并非免费：ESD 保护环、密封环（seal ring）、划片道内的测试结构都要占面积，报价要按外框算。其三，所有拼片设计必须接受同一组工艺选项——同一阈值电压组合、同一层金属层数、同一套器件菜单，你的特殊工艺需求（额外金属层、MIM 电容）必须是本次 shuttle 开放的选项，否则不能上车。
工程片拿到的数量也由面积决定。一片 300mm wafer 上同一 reticle 要曝光几十上百次，再分给拼片的所有团队，小切块一次 MPW 通常拿到几十到几百颗 die，只够实验室验证，谈不上铺货。这正是 MPW 与 full-mask 的分水岭。
| 维度 | MPW 拼片 | full-mask 独占流片 |
|---|---|---|
| 掩膜归属 | 多团队共享一套 | 一套 mask 只放你的设计 |
| 付费方式 | 按切块面积 | 承担整套 mask + 全部 wafer |
| 典型数量 | 几十到几百颗 die | 单批数十至上千片 wafer，数万颗起 |
| 工艺选项 | 只能选 shuttle 开放菜单 | 可协商定制（额外层、特色工艺） |
| 排期 | 固定班车，等齐开车 | 与代工厂单独约窗口 |
| 适用阶段 | 原型、验证、教学、小批量试产 | 量产、风险量产 |
二、Shuttle 节奏：流片次数与排期为什么是硬约束
MPW 像班车：座位（reticle 切块）卖够才发车，按固定时刻表走。成熟节点班次密，180nm/130nm 这类工艺往往每月甚至每两周一班；28nm 大约每季度一班；16nm 以下先进节点通常一年只有 1–2 班，因为备料、设备切换和拼片组织成本高，凑不满一车不开。
读这张时间轴时要注意，「流片」在日历上不是一个点，而是四个月起步的链路。从 GDSII 交进晶圆厂到拿到封装好的芯片，成熟节点约 3 个月，先进节点 4–6 个月；加上封装和基础测试，团队从冻结代码到实验室点亮，半年算顺利。因此一次失败的 MPW（带回片才发现 bug）的真实代价不是几万或几十万美元，而是「一轮班车 + 半条链路」的时间——在融资窗口或产品窗口紧的时候，时间比钱更致命。
实践中初创公司典型路径是 2–3 次 MPW 迭代：第一版验证数字逻辑和关键 IP，第二版修 bug 并验证完整系统，第三版接近量产状态再转风险量产。每多一次 MPW，就多烧掉 4–6 个月和一笔拼片费；反过来，为了省一次拼片而带着已知风险上 full-mask，可能直接损失整套掩膜。这个取舍和 流片排期与关键路径风险 是同一个决策面。
三、NRE 成本构成：掩膜只是其中一张账单
NRE 指量产之前所有「花一次、不随产量线性增长」的钱。流片经济性讨论里最常见的错误，是把 NRE 等同于掩膜费。真实构成至少五大块：
| 构成 | 花在什么上 | 量级感（数量级，随团队/节点浮动） |
|---|---|---|
| EDA 工具 | 综合、布局布线、时序签核、验证仿真、物理验证 license | 成熟节点小团队可用云端/订阅压到每年数万至数十万美元；全流程先进工艺大团队每年数百万美元 |
| IP 授权 | CPU 核、PHY、接口控制器、库 IP 的入门费 + 版税 | 硬核、先进节点 IP 入门费可达数百万美元；版税另按颗计 |
| 掩膜 mask set | 全套光刻版，先进节点含 EUV 层 | 180nm 约数十万美元；7nm 千万美元级；3nm 约两三千万美元 |
| 工程人力 | 架构、RTL、验证、后端、DFT、项目管理的工资 | 20–50 人团队 18–24 个月，数百万至千万美元级 |
| 封测工程 | 掩膜之外的封装设计、测试程序开发、探针卡、load board | 数万至数百万美元，先进封装另计 |
把这五项摆在一起，能解释一个常见现象：媒体和团队公布的「流片花了 X 千万」口径经常互相打架，因为有人只算掩膜、有人算的是全口径 NRE，后者在先进节点项目里可能是掩膜费的两到三倍。做商业计划时必须用全口径，并把三件容易混淆的事分清楚。第一，入门费（license fee）是花出去就沉没的，谈判时可以争取分期或「流片成功里程碑付款」，但计入 NRE 要按全额计；版税（royalty）是量产后按颗付的，属于变动成本，不应塞进 NRE，却会直接影响毛利，算单位成本时漏了它是商业计划书中最常见的低级错误。第二，EDA 的传统计费是按年 license、到期归零，工具闲置照样烧钱；现在云端按小时弹性租用给了小团队「只在综合和签峰阶段开全套工具」的空间，一年的工具峰值需求可能只集中在三四个月。第三，人力和 EDA 随「项目时长」而不是「流片次数」线性增长——验证拖三个月、后端返工三轮，多烧的钱可能比一次 MPW 还多，这就是为什么排期纪律直接等价于成本纪律。
四、mask set 成本随节点变化：为什么先进节点是大资本游戏
掩膜贵，是因为每一层光刻都需要一块独立的光罩，而光罩的写入精度、缺陷要求和检测成本随节点指数上升。进入深紫外之后，关键层开始使用浸没式光刻加多重曝光（double/quadruple patterning，一个设计层拆成两到四块版）；到 7nm 以下引入 EUV（极紫外光刻，原理见 EUV 光刻），单块 EUV 光罩和写入成本远超 DUV。同时后段金属层数从成熟节点的 4–6 层涨到先进 SoC 的 15 层以上，版子总数水涨船高。
这张图同时给出两条曲线：mask set 从 180nm 到 3nm 涨了约两个数量级，单片 wafer 只涨约一个数量级。含义是——工艺越先进，成本结构越「头重脚轻」：前期 NRE 极高，但只要量足够大，每颗 die 分摊到的掩膜费反而被摊薄，先进节点的性能/功耗优势才能兑现成商业优势。反过来，产量撑不起摊销时，越先进的节点单位成本越难看。7nm full-mask 配 10 万颗产量，仅掩膜一项每颗就摊 100 美元以上；放到 1000 万颗上，每颗只有 1 美元出头。这是节点选择的第一道算术题，节点对设计本身的影响可对照 FinFET/GAA 先进节点对设计的影响。
五、良率、die size 与摊销：单位成本的完整公式
量产片每颗良品的成本大致是：
单颗成本 = NRE / 总产量 + 单片wafer价 / (每片wafer良品数) + 封装 + 测试
其中良率随 die 面积下降，经典 Poisson 模型为 Y = e^(-D·A)，D 为缺陷密度、A 为 die 面积；考虑缺陷聚集效应时用负二项模型 Y = (1 + D·A/α)^(-α)。给个具体算例：成熟工艺 D 取 0.2 个缺陷/cm²，die 为 5mm×5mm（A=0.25cm²）时 D·A=0.05，Poisson 良率约 95%；die 放大到 10mm×10mm（A=1cm²）时 D·A=0.2，良率掉到 82%。面积只放大 4 倍，良率损失显著放大，再加上每片 wafer 切出的 gross die 数约从 2800 颗降到 700 颗，两头夹击——这就是后端团队抠每 1% 面积利用率的原因。
这张因果图说明 die size 是成本模型里杠杆最长的变量：它同时作用于 gross die 数、良率和摊销基数。工程上还有几个口径要对齐：测试分 CP（晶圆探针测试）和 FT（封装后终测）两道，各自有通过率和测试机台时长成本；封装有单颗费和最小订量；MPW 回来的工程片一般不承诺量产良率，缺陷密度也不能直接拿工程批数据外推——MPW 批次小、拼片环境杂，只适合定性验证，量产良率要靠风险量产批重新统计，方法见 硅验证与 Shmoo 特性表征。
六、工程片转量产的决策，以及初创/学术的降本路径
什么时候从 MPW 转 full-mask？同时满足三条才稳妥：主要功能在至少一次工程片上被实硅证明；有可信的成本模型算出目标产量下 NRE 摊销后毛利成立；现金流撑得住「付 mask 钱 → 量产片回来 → 销售回款」的周期，先进节点这圈通常要 12–18 个月。中间态是风险量产：用自己的全套 mask 但只下少量 wafer，先验证良率和一致性，再追加量，代价是单位变动成本高于大批量产。
用 breakeven（盈亏平衡产量）把决策量化最直观。假设某节点全口径 NRE 为 800 万美元，量产后单颗变动成本（wafer 摊销后的良品裸片 + 封装 + 测试 + IP 版税）为 4 美元，竞品对标的可售价为 12 美元，则每颗贡献毛利 8 美元，盈亏平衡产量恰好 100 万颗；预计销量 300 万颗，项目可行；若只看得清 30 万颗订单，连盈亏线的三分之一都不到，就应该退回成熟节点重新做成本模型。注意这个公式里 NRE 和售价只要有一个估计偏差大，结论就翻转，所以输入数字要给区间、做敏感性分析，而不是报一个精确实到个位的假账。
对初创和学术团队，真正的问题是「不牺牲目标的前提下怎么少花钱」，常见有效杠杆如下：
| 降本手段 | 做法 | 代价/约束 |
|---|---|---|
| 选成熟节点 | 180/130/55nm 拼片便宜、班次密、良率高，学术与 MCU/模拟类产品首选 | 性能/功耗上限低 |
| 用公开/大学 MPW 计划 | 代工厂大学计划、Efabless 与 SkyWater 的开源 130nm 拼车、地方政府流片补贴 | 面积小、节点固定、要接受审核周期 |
| 砍 die size | 复用 IP、减少冗余 SRAM、紧凑布局 | 设计周期拉长，验证要更严 |
| EDA 弹性化 | 只在关键阶段租云端 license，用开源 EDA 配合公开 PDK 做教学/研究 | 工具链成熟度和签核覆盖有限 |
| 减少流片次数 | 加强仿真、FPGA 原型、形式验证，一次流片多放测试结构 | 前期工程投入增加 |
| 合批拼车 | 同机构多个课题凑一次 shuttle 统一议价 | 排期要互相迁就 |
性价比节点的选择本质是匹配产量与卖点：教学和研究优先 180/130nm，几百美元到几千美元级的切块就能完成一次完整流片训练；模拟、电源、MCU 类产品在 55/40nm 往往是单位成本甜点；需要算力和能效比的产品才被迫上 16/7nm，且必须提前回答「产量够不够摊销 mask」这个问题——在先进节点，市场判断失误的代价就是整套掩膜打水漂。封装测试环节的账可以对照 封装与 SI/PI 一起算。
学术团队还有一个专属技巧值得单独说：在自己买下的切块内部再拼多个 test chip——环形振荡器阵列、标准单元库测试键、若干版模拟前端和一个小数字核并排摆放，一次 shuttle 同时回收多个实验的数据，单位实验成本能降到最低。但前提是电源和地各自独立引出、敏感器件加保护环隔离噪声，不能为了多塞电路把被测结构互相干扰到数据全部作废；切块面积越紧张，版图规划越要先于电路设计做，否则最后两周通常在删电路而不是在优化。
这一篇在知识体系里的位置
- 上游基础：晶圆制造与代工 讲清 wafer 和工艺流转，光罩、Reticle 与 OPC 和 EUV 光刻 解释掩膜为什么贵。
- 横向决策：IP 自研还是采购 是 NRE 中 IP 一项的展开，FinFET/GAA 先进节点对设计的影响 支撑节点选择，流片排期与关键路径风险 与本篇的班车节奏互为表里。
- 下游环节：回片之后的工作见 硅验证与 Shmoo 特性表征 与 回片 Bring-up 与调试；设计数据如何管理见下一篇 设计管理与版本。
总结
MPW 与 NRE 成本的核心逻辑是「拼片换分摊、班车定节奏、摊销决定盈亏」：MPW 让团队按切块面积共享 mask 和工艺流转，以几万美元的代价在固定班车上完成实硅验证；full-mask 量产则要独自承担随节点从数十万美元涨到两三千万美元的掩膜费以及 EDA、IP、人力、封测五大块全口径 NRE，唯有靠足够大的产量、足够小的 die 和足够高的良率把每颗摊销打薄——初创与学术团队的正确动作，是用成熟节点、公开 MPW 计划、充分的仿真/FPGA 前置验证把流片次数压到最少，并在实硅证明与成本模型同时成立后才从工程片转向风险量产和量产。