FPGA 原型验证专题 19：原型频率与时序收敛——TDM 降频、关键路径流水、利用率均衡与多角点
更新时间：2026-09-12。本文是「ASIC FPGA 原型验证系统」专题 06~25 深体系列分册，对应阶段 4（Vivado 综合 P&R）。约束侧见 18 原型约束体系 SDC/XDC/跨片时序/例外，跨片瓶颈见 13 跨 FPGA 互联与 TDM SerDes/跨片同步/降频。
这一篇在链路里的位置
阶段 4 把逻辑网表打包、布局、布线并收敛到原型运行频率，产出比特流。这一步决定"板子能以多快的等效速度跑 SoC"，直接影响阶段 5 软件/激励执行效率与阶段 7 活动数据的代表性。
本文要回答的问题
- 逻辑网表到比特流经过哪些步骤（综合→打包 pack→布局 place→布线 route→生成 bit）？
- 多片原型里频率瓶颈通常在哪（跨片 TDM、片内关键路径、时钟/复位扇出）？如何定位？
- 降 TDM 比率、增加物理互联、跨片打拍如何换频率，代价是什么？
- 片内手段：流水、retiming、逻辑复制降扇出、Pblock/物理约束、策略搜索各怎么用？
- 利用率为什么不能堆满（可布线性/拥塞/编译时间）？跨片如何均衡？
- setup/hold 都要管：多角点、PVT 裕量、跨片/IO hold 修复
- 频率 vs 编译时间 vs 可见性：为什么不追求极限频率，如何定"够用"目标？
- 多轮编译的工程化：增量实现、分区锁定、结果可复现
一、Vivado 实现流水线与边界
阶段 4 拿到的是 15 编译器逻辑综合 工艺无关网表/两级综合 的工艺无关网表（Vivado 里通常是 OOC 综合或直接吃 EDIF/结构化网表），后续步骤：
- 厂商综合/链接：网表链接黑盒库（TDM wrapper、BRAM 替身、trace IP），解析 XDC；
- 打包（pack/synthesis opt）：布尔 cell 合并进 LUT（多个小函数共享一个 6 输入 LUT）、DFF 配对到 SLICE、数组映射到 BRAM/URAM、算术链映射 DSP、时钟进 BUFG/BUFGCE——第一次出现具体型号资源；
- 布局（place）：SLICE/BRAM 位点选择；
- 布线（route）：开关矩阵连线、时钟树、跨片端口布线；
- 比特流生成（write_bitstream）：物理配置位流 + .ltx 探针文件。
与 Compiler 的边界（15 编译器逻辑综合 工艺无关网表/两级综合）：等价性、ID、多片语义在 Compiler 侧已闭合，Vivado 只对单片负责。
五个步骤的资源语义逐级具体化，画成流程图更直观——网表从「工艺无关」一步步落到「具体型号的物理位点」：
这条流水线上有两个「后悔成本」陡增点：pack 之后资源映射已定型，逻辑结构问题（如大数组误推断）再改就要重综合；route 之后时序真相才暴露，但此时能做的只剩物理约束和策略调整——所以分诊和优化要尽量往前移。
二、原型频率预算：先算「等效系统频率」
多片原型的频率预算不是单一数字：
- 设片内时钟目标
F_fpga（如 20 MHz 原型内时钟），某组割边的静态 TDM 比率为R:1（R 个 TDM 时隙轮转，见 13 跨 FPGA 互联与 TDM SerDes/跨片同步/降频），则该割边信号的等效更新率 ≈ F_fpga / R； - 系统中不同割边组比率不同，全系统等效速度由最大 R 的关键割边组决定，这就是 TDM 降频（TDM tax）；
- 预算反推：软件团队要求 OS 启动时间 ≤ X，则由
周期数 / (F_fpga/R_max)反推所需 F_fpga 与可接受 R_max，作为分区（12 多 FPGA 分区算法 割集/容量/图划分）的输入； - 动态 TDM/SerDes 带宽大，降频轻，但物理层训练和延迟校正确定后要把实际有效比率回填 info_table（17 info_table 映射表 GateID↔RTLID/回溯/版本），活动数据折算才正确。
频率预算的推导链条可以画成一张因果图——业务需求在最左端，TDM 比率是中间的「汇率」，全系统等效速度由最坏的一组割边决定：
图中的回环是预算管理的核心动作：等效速度不达标时，不是一味拉高 F_fpga（片内时序会变难），而是优先把 R_max 降下来——这往往比抠片内时序便宜得多。
三、瓶颈识别：先分诊，再动手
收敛报告的标准分诊顺序：
- 跨片路径：报告中所有终止于 TDM 发送寄存器的路径——本质是分区问题，片内怎么优化都治不了，先看割边数量是否超过物理链路时隙容量、TDM 比率是否失控；
- 片内关键路径：按逻辑级数（logic levels）排序，典型元凶是大 MUX 仲裁树、宽加法/比较、跨层级控制网、未流水的数据通路；
- 高扇出网络：复位、使能、全局状态的 fanout 超限导致布线延迟暴涨（拥塞热点图上呈亮斑）；
- 时钟/复位树：门控转换（08 不可综合构造识别与存根替换 模拟IP/时钟门控/11 ASIC→FPGA 等价单元替换 SRAM/时钟/IO/PHY）后的 CE 扇出、MMCM 位置；
- IO/跨片口：SerDes 参考时钟、管脚到 wrapper 的走线、hold 紧张的短路径。
每轮实现后归档「最差 20 条路径 + 资源水位 + 拥塞图」，瓶颈迁移说明上一轮优化生效，反复回到同一处说明没打到根因。
五类瓶颈的典型特征与首选处置可以归纳成一张分诊表，收敛会上按表从上往下过一遍，能避免「拿起锤子找钉子」式的盲目优化：
| 分诊位 | 报告中的特征 | 根因归属 | 首选处置 |
|---|---|---|---|
| 跨片路径 | 终止于 TDM 发送寄存器 | 分区问题 | 降 TDM 比率、割边重划 |
| 片内关键路径 | 逻辑级数高 | RTL 结构/实现 | 打拍、retiming、结构调整 |
| 高扇出网络 | 复位/使能 fanout 超限 | 布线延迟暴涨 | 逻辑复制、MAX_FANOUT |
| 时钟/复位树 | CE 扇出大、MMCM 位置差 | 门控转换遗留 | 时钟结构治理 |
| IO/跨片口 | 短路径 hold 紧张 | 物理接口 | IOB 约束、位对齐 |
分诊顺序不能乱：跨片路径排第一，是因为它占比最高且片内手段完全无效——先看它，能防止把数轮编译浪费在「怎么优化都治不了」的路径上。
四、优化手段：跨片与片内两套
跨片侧（改分区，代价是重跑 Compiler+全片实现，成本高，优先一次做对）：
- 降 TDM 比率：把最忙的割边组迁到更多物理链路/换 SerDes 高速链路（13 跨 FPGA 互联与 TDM SerDes/跨片同步/降频）；
- 割边重划：把通信密集的模块对整体放进同片（12 多 FPGA 分区算法 割集/容量/图划分），割边打拍（cut-and-register）把长组合跨片路径切成两段——打拍点必须是 RTL 可见的寄存器（进 info_table），不能在 wrapper 里偷加不可见延迟；
- 重分区均衡：某片拥塞而邻片空闲时迁移模块，用分区-P&R 闭环迭代。
片内侧（成本低，先穷尽）：
- 打拍/流水：对深组合逻辑插入寄存器（需要功能允许的延迟，或用 skid buffer 保吞吐）；ASIC RTL 本来就有流水级，原型瓶颈常常是「ASIC 慢时钟下一级的逻辑，FPGA 更粗颗粒的 LUT 布线跑不动」，需要额外中间级；
- retiming：让工具在寄存器边界间移动逻辑——但受 dont_touch/观测路径限制（15 编译器逻辑综合 工艺无关网表/两级综合），且 retiming 后 info_table 要能跟上移动；
- 逻辑复制降扇出（MAX_FANOUT）：复位/使能/控制网复制多份，代价是 FF 数增加；
- 编码/结构调整：one-hot FSM、MUX 树平衡、case 优先级；BRAM/DSP 推断校正（大数组被误推断成分布式 RAM 会立刻打爆 LUT）；
- 物理约束：Pblock 把通信紧的子系统圈近、给拥塞区留白；只在数据支撑下小范围用，盲目 Pblock 通常更差；
- 多策略探索：Vivado 策略（Explore/Aggressive 等）+ directive 组合，自动跑 N 个实现取时序+可布线性最优。
跨片与片内两套手段的代价结构差异很大，用一张表对比，出手前先想清楚自己在付哪种成本：
| 维度 | 跨片侧手段 | 片内侧手段 |
|---|---|---|
| 典型动作 | 降 TDM 比率、割边重划、重分区 | 打拍、retiming、复制、Pblock |
| 改动成本 | 重跑 Compiler 加全片实现 | 局部重实现或增量 |
| 迭代周期 | 天级 | 小时到天级 |
| 风险 | 分区洗牌、下游资产失效 | 局部时序/功能延迟变化 |
| 使用顺序 | 一次做对，谨慎出手 | 先穷尽，再上跨片 |
工程口诀由此而来：「片内穷尽之前不动分区」。片内手段失败只损失几轮编译，跨片手段失败则把分区、约束、采集配置、软件链接全部拖下水。
五、利用率与可布线性
「能装下」和「能跑快」是两件事：
- 经验水位：多片原型单片 LUT/FF 目标 ≤ 60~70%、BRAM ≤ 80%；超过 80% 后布线延迟和编译时间非线性恶化，拥塞几乎必然；
- 余量不只要总量，还要分资源类型——LUT 富余但 BRAM 打满照样失败，DSP 堆积会形成局部热点；
- 多片均衡不是「总门数均分」，而是按瓶颈资源（BRAM/DSP/IO/高速口）和割边流量共同均衡（12 多 FPGA 分区算法 割集/容量/图划分 的分区代价函数正是为此）；
- trace/ILA 插桩本身吃 BRAM 和布线（14 可观测性插桩 dont_touch/probe/可见性预算/22 Gate 域信号采集 ILA/trace/带宽深度权衡），要计入水位预算，「调试版」比特流与「性能版」可分开收敛。
各资源维度的经验水位与超线后果可以列成一张速查表，评审实现报告时逐行核对：
| 资源维度 | 健康水位 | 超线后果 | 备注 |
|---|---|---|---|
| LUT/FF | ≤ 60~70% | 拥塞、布线延迟非线性恶化 | 超过 80% 几乎必然拥塞 |
| BRAM | ≤ 80% | 大数组溢出到分布式 RAM | LUT 富余也救不了 |
| DSP | 视局部热点 | 局部热点、绕线 | 堆积比总量更危险 |
| IO/高速口 | 按割边流量预算 | TDM 比率被迫抬高 | 分区阶段就要锁定 |
| 插桩开销 | 计入总预算 | 挤占 DUT 资源 | 调试版/性能版分开收敛 |
「总量达标但单项打满」是这张表最想拦住的情形：多维权衡里任何一个维度超线，整个实现都会失败，所以均衡要按瓶颈资源做，而不是按总门数做。
六、setup、hold 与多角点
- setup 是主矛盾（F_fpga 越低越好过，原型降频给了大裕量），但降频救不了 hold：hold 违例是短路径/时钟偏斜问题，与周期无关，跨片接收端、IO 寄存器、同器件多角下都可能出现；
- 原型虽不做 ASIC 那样的多 PVT 签核（STA 基础），仍要看慢角（低压/高温角）setup 和快角 hold；温度变化大的机房、SerDes 速率漂移都吃裕量；
- 跨片/IO hold：SerDes 位对齐、IO 寄存器 pack 到 IOB、
set_property IOB TRUE； - 时钟偏斜：跨片大扇出 CE、局部布线时钟是偏斜来源，优先用全局时钟网；
- 收敛判据：目标频率下 setup WNS ≥ 0 且留有余量（建议 ≥ 0.3~0.5 ns，给插桩增量编译留空间），hold WHS ≥ 0，无未约束路径、无脉冲宽度违例。
setup 与 hold 的本质差异决定了它们对降频的不同反应，用一张结构图把两条路径的「敏感旋钮」画出来：
这张图解释了收敛报告里最容易被误读的现象：降频之后 setup 全绿却冒出一批 hold 红——不是工具出错，而是 hold 本来就不吃降频这一套，必须回到物理修复手段上。
七、工程化：可复现与增量
- 确定性构建：固定工具版本/补丁、固定种子或记录种子、非交互批处理；策略探索的每次结果（种子、策略、WNS、水位）入库；
- 增量/OOC：稳定的大块子系统（NoC、固定外设）按 OOC 模块独立综合实现、锁定 DCP，改局部只重综合受影响分区（09 编译器前端展开 Elaboration AST/实例树/10 RTL ID 体系 分配规则/层次绑定/稳定性 在此处兑现价值）；
- 插桩迭代是高频场景（14 可观测性插桩 dont_touch/probe/可见性预算）：换 probe 点不应重跑全盘——保留 probe 汇聚网络的固定结构，使改观测点尽量只影响局部；
- 每次产出比特流连同时序报告、利用率、策略、种子归档进构建 manifest（20 比特流烧录与四方版本一致 manifest/门禁），频率结论可追溯。
八、取舍框架：「够用快」而不是极限快
原型频率目标函数是多目标：
价值 ≈ 软件/激励运行速度 × 数据可信度
成本 = 编译时间 × 迭代轮数 + 观测能力损失实践准则：
- 先按业务反推的 F_fpga/R_max 达标即停，不为再高 10% 频率耗掉数轮通宵编译；
- 频率、利用率、插桩可见性三者冲突时，保可见性和稳定频率——跑 18 MHz 全可见胜过跑 25 MHz 瞎眼；
- 关键割边的 TDM 比率、实际 F_fpga、时序裕量、观测覆盖率随数据一起交付，阶段 7 引用活动数据时按这些参数标注可信度（25 真实激励驱动 ASIC 签核 SAIF 反标/边界）；
- 收敛 checklist：时钟无遗漏、例外全评审、WNS/WHS 达标有裕量、水位达标、跨片比率已回填、比特流/约束/info_table 版本一致、.ltx 探针齐全。
取舍框架里的四个变量互相拉扯，画成关系图可以看到「达标即停」的逻辑位置：
频率往右推高时，speed 涨、但 cost 涨得更快、vis 还可能跌——三条边的合力在某个点之后转负，那个点就是「够用快」的位置，framework 的全部工作就是找到并守住它。
九、等效频率的测量与标定：校正模型不能只靠纸面推导
第二节的等效系统频率是「设计目标」，真实构建到底跑出了多少等效频率必须测量标定，否则性能数据的时间轴就是假设而不是事实。标定分三层。物理层测量：用片上逻辑分析或管脚翻转法实测各片 DUT 时钟的真实频率——MMCM 配置值不等于实际值，时钟发生器的精度、SerDes 恢复时钟的频差都要量；把实测值（含 ppm 级误差范围）登记进该构建的 manifest。TDM 层测量：57 篇讲的时槽活动计数可以实测每条割边的真实吞吐和等待拍数。校正模型里的 TDM 比是静态上限，真实负载下很多时槽空闲，等效延迟与静态值不同；测量方法是在跨片收发端放周期计数器，跑代表性流量时统计「一个逻辑事务从发射到接收的物理周期分布」，给出均值和尾部。区分两个量很重要：结构性等效频率（按最坏 TDM 比算出的、保证功能正确的频率上限，用于功能跑通和时序预算）与实测有效频率（真实负载下的平均进展速率，用于性能评估）；前者确定、保守，后者随负载变化，性能报告必须标注用的是哪一个。参考事件标定：最可靠的端到端标定是让 DUT 跑一个已知拍数的微基准（一段周期数可从仿真精确预知的代码序列，且路径尽量少跨片），比较仿真周期数与墙上时间，反推整体等效频率；在系统不同工作点（空闲、满负载、压力流量）各跑一次，得到频率区间而非一个点。漂移与温度：长时间 soak 中频率测量值随温度、电压的漂移也要监控，这既是标定也是板卡健康信号（39 篇）。标定结果的核心用途是喂给 67 篇的时间折算和 69 篇签核活动数据的周期分母——用错频率（直接拿物理时钟频率当系统频率）会让所有活动率和性能数字成倍数错误。标定脚本应作为构建后 BIST 的标准环节自动执行并入库，而不是靠人记得去量。
三层标定手段测的对象、用的工具与结果去向各不相同，归纳成表：
| 标定层 | 测什么 | 方法 | 结果去向 |
|---|---|---|---|
| 物理层 | 各片真实时钟频率 | 片上逻辑分析、管脚翻转法 | manifest（含 ppm 误差） |
| TDM 层 | 割边真实吞吐/等待拍数 | 跨片周期计数器统计分布 | 校正模型、有效频率 |
| 参考事件 | 端到端等效频率 | 已知拍数微基准对拍 | 频率区间、漂移监控 |
三层标定是互相校验的关系：物理层对上微基准说明 TDM 模型正确，对不上则说明有未建模的等待——三层数字交叉印证，比任何单层测量都可靠。
十、关键路径的跨片/片内联合视图：频率问题往往在接缝处
单看每片 FPGA 的时序报告或单看分区 TDM 报告，都可能漏掉原型系统真正的频率瓶颈——它常常横跨「片内组合延迟 + 跨片 TDM 等待 + 对端片内路径」三段。建立联合视图是频率收敛的高阶能力。端到端路径概念：DUT 的一条逻辑数据通路（发射端寄存器→片内组合→跨片 TDM→接收端寄存器）在原型上的总延迟由三部分组成，任一段都可能成为决定等效频率的瓶颈；只在 Vivado 里优化片内 WNS，对卡在 TDM 比 8:1 的接缝路径毫无帮助。联合报告的数据来源：片内部分来自各片时序报告（经 GateID/info_table 映射回 RTL 路径名），跨片部分来自分区割边表与互联延迟模型（56/57 篇），在公共的 RTL 层次坐标上拼接；61 篇的映射表让这两份异源数据能按同一组 RTL 对象对齐。典型瓶颈模式：一是紧耦合环跨片（请求—仲裁—应答回路在两片间往返多次，TDM 延迟在环里成倍累加）——靠分区调整把环内聚，或在接缝处插流水级把环切开（代价是改变微架构时序假设，必须让 ASIC 团队知悉并在仿真侧确认功能允许）；二是跨片总线的广播扇出（一个片内信号发给多片，串行 TDM 发送让最后一片收到时已过很多拍）——靠复制发射端或专用广播互联；三是片内局部热点恰好喂给跨片边（WNS 最差的寄存器在割边源端）——联合优化比分别优化收敛快得多。改动的优先级排序：联合视图按「端到端延迟贡献」排序所有候选改动，通常会发现少数几条接缝路径贡献了大部分等效频率损失，集中火力移动几个模块边界比全芯片重分区性价比高。与 RTL 团队的边界：原型侧插流水级、复制寄存器属于「适配改动」，按 51 篇纪律必须在适配层并留档，且这类改变延迟结构的适配要从性能校正模型中扣除（67 篇）——否则测出的性能既非纯原型结构、也非真实 ASIC，无法解释。
端到端接缝路径的三段组成，以及每段对应的优化责任方，可以画成一张接力图：
这张图的实用价值在于「按段问责」：seg1 和 seg3 由实现手段优化，seg2 只能由分区手段优化——联合视图把三段延迟摆到同一坐标上，谁是大头一目了然，避免两个团队各自优化自己那段、总延迟却不动。
十一、降频运行的功能风险：慢下来不等于万事大吉
工程上遇到时序不过，最本能的反应是降频；但 FPGA 原型里降频不是纯收益，它会改变几类行为，需要显式管理。异步协议的超时假设：DUT 里的软件、状态机、看门狗可能用周期计数器实现超时与延时；系统等效频率因 TDM 被稀释后，「100 万个周期」对应的墙上时间拉长，但有些接口对接的是真实外部世界（主机 PCIe 以真实速率发 TLP、真实 UART 波特率固定、外部 PHY 有真实训练超时），两边时间尺度失配会导致原型特有的假性超时/训练失败——这类问题与功能无关，却会浪费大量排查时间。办法是把周期计数型超时参数化、在原型配置里按频率比调整，或让外部激励经协同模型（65 篇）跟随 DUT 节奏。同步 FIFO/弹性缓冲深度假设：跨时钟域缓冲的深度按两侧频率比设计，降频改变频率比（尤其一侧是固定速率外部接口、另一侧是被降的 DUT 时钟），原本够深的缓冲可能欠载或溢出；57 篇 TDM 反压的在途深度同理。动态电压频率之外的场景：调试时临时改频还可能踩到 MMCM 重配瞬间的毛刺、SerDes 参考钟改变后需要重新校准——改频率要走受控的时钟架构（52 篇 ICG→CE、专用时钟切换），不要手改晶振假设。性能数据的可比性：不同频率点跑的性能/活动结果不能直接比较趋势，除非所有数据都折算回「每 RTL 周期」的归一化指标（67 篇）；混用原始墙上时间数据是复盘会上最常见的统计错误。降频的纪律：频率是构建 manifest 的一等字段，每个比特流对应明确的频率配置与标定值（第九节）；不允许在实验室里临时拧时钟发生器而不登记，否则该板产出的所有数据时间轴都失去定义。把「降频是一个需要评估连带影响的系统动作，而不是旋钮」写进团队规范，能避免大量「降频后反而冒出新 bug」的混乱。
十二、频率沟通：如何向软件和架构团队解释「原型的 MHz」
时序与频率收敛做到最后，真正的难点常常不在工具，而在跨团队沟通：软件和架构团队天然把板上的 MHz 当作芯片性能，原型工程师必须能准确解释三个频率概念，否则性能误会会反复发生。第一个是物理时钟频率，即 FPGA 引脚和 MMCM 实际跑的频率，用示波器或寄存器可读，它决定的是比特流能不能可靠工作（时序签收针对它），但它不代表芯片性能——因为 TDM 让大量逻辑周期被稀释。第二个是等效系统频率，即 DUT 逻辑意义上「每 RTL 周期」的平均推进速率，它受最坏 TDM 比约束，按 63 篇的模型计算并用微基准标定；软件跑一指令、处理一包的「原型耗时」要用它换算回 RTL 周期数，再和真芯片目标频率比较才有意义。第三个是有效进展速率，即真实负载下测到的平均推进，因空闲时槽和反压而波动，只能用于场景化性能评估，不能用于功能或时序结论。给软件团队的实用建议可以浓缩成三条工作规则：一律用「RTL 周期数」而不是墙上时间做性能度量（周期数与频率无关、可直接对比仿真和真芯片）；任何超时、延时、调度节拍参数按构建 manifest 里的频率配置换算，不要硬编码纳秒；看到原型「慢」时先问慢在设计还是慢在 TDM——跨片路径的延迟报告（63 篇第十节）可以直接回答。对架构团队，则要讲清哪些结论原型支持、哪些不支持：支持微架构改动前后的相对比较（同一构建、同一场景，周期数对比，TDM 背景一致）；不支持绝对 IPC、绝对 DDR 带宽、绝对中断延迟的定量承诺，因为替身模型和跨片延迟污染了绝对值。沟通载体建议固定为每版一页「性能说明卡」：本版等效频率及标定方法、与上版差异、已知失真点（哪些路径被插级/替换影响）、建议的度量方式。卡片随版本自动生成骨架、人工补充解读，性能讨论在共同的数字上进行，比会议上口头解释有效得多。把频率语义的教育做成流程的一部分，原型团队就不再需要一次次回答那个永恒问题：「你们不是跑到 200MHz 了吗，为什么我的软件比预期慢十倍？」
三个频率概念并排对比，是性能说明卡上最该固定出现的一张表：
| 概念 | 定义 | 测量方式 | 适用结论 |
|---|---|---|---|
| 物理时钟频率 | 引脚/MMCM 实际频率 | 示波器、寄存器直读 | 时序签收、链路健康 |
| 结构性等效频率 | 按最坏 TDM 比折算的 RTL 周期速率 | 模型计算加微基准标定 | 功能预算、性能换算 |
| 实测有效频率 | 真实负载下的平均推进速率 | 负载运行统计 | 场景化性能评估 |
沟通中绝大多数误会的根源，就是拿第一行的数字去回答第二行的问题——把这张表贴在每版说明卡的顶部，能让讨论自动对齐到同一个量纲上。
十三、频率收敛的检查清单：每个构建版本回答的十个问题
把 63 篇的方法论收束成一份构建后检查清单，任何版本要交付给软件或验证团队前，逐项给出自动或人工答案。一，各片物理时钟频率实测值是多少，与配置偏差多少，随温度漂移多少。二，本版分区的最坏 TDM 比是多少、出现在哪组模块间、相对上版是否恶化。三，结构性等效频率和实测有效频率分别是多少，微基准标定结果是否在预期区间。四，所有芯片 setup 与 hold 签核角是否同时为正，最差十条路径是否已知，有没有靠极端策略勉强压绿的迹象。五，资源利用率多维（逻辑、RAM、DSP、布线、IO）是否在健康阈值内，拥塞报告有无热点。六，跨片端到端路径的联合视图里，前三号瓶颈各属于片内、TDM 还是替换模型延迟，各自的责任动作是什么。七，本版相对上版的频率/时序 diff 与 RTL/分区 diff 是否对应，有没有无法解释的裕量移动（可能是工具不确定性信号）。八，本版是否有降频或插级适配，影响了哪些超时参数和性能校正假设，软件侧是否已通知。九，链路健康与时钟复位编排在当前频率下是否通过完整 BIST，TDM 反压深度在最坏时槽比下是否仍有余量。十，本版的频率信息（三个频率概念、标定方法、失真点、适用结论范围）是否已写入性能说明卡并随 manifest 发布。十个问题都有答案的版本，才允许从「工程构建」升级为「可被引用的验证基线」；其中任何一项答不上来，这个版本产出的性能数字都只是观察而非证据。清单的深层作用是把频率收敛从某位专家脑中的技艺，变成团队可重复执行的仪式——专家会休假、会离职，清单和自动化不会。
十四、结语：在失真的舞台上测量真实
原型频率工程的本质张力可以用一句话概括：舞台是失真的（降频、TDM、替身模型），但观众需要真实的结论（微架构好不好、软件能不能跑、活动数据能否签核）。频率团队的全部专业工作，就是为失真建立精确的校正模型，并在模型失效的地方诚实地收起结论。这需要三种截然不同的能力同时在线：数字物理实现能力（看得懂时序报告、分得清逻辑延迟与布线延迟、治理拥塞和 hold），系统建模能力（把时槽比、跨片延迟、有效频率组织成可标定、可审计的模型），以及沟通能力（让软件数周期而不是数秒、让架构接受趋势结论而非绝对值）。这三者缺一，系统都会失败：只会收敛的团队把频率刷得很高却说不清它代表什么；只会建模的团队给出漂亮公式但没人相信物理实现；只会沟通的团队最终被一次实测击穿。系列在此处的位置也很清楚：62 篇提供约束与时钟体系，本篇负责让系统在这些约束下跑到「够用快且说得清」，64 篇确保跑的版本可追溯，67 篇消费这里标定的时间轴。对个人的成长建议是：每次频率争论都逼自己写下三个量——物理频率、结构性等效频率、实测有效频率——以及它们各自的置信区间；坚持半年，对「原型性能」的理解会超过大多数只会看一个 MHz 数字的团队。当性能讨论里再也没有人拿墙上时间直接对比芯片目标、每一份性能结论都附带频率版本和失真说明时，本篇的目的就算真正达到了。
知识脉络
与系列及现有篇目的衔接
- 前置：15 编译器逻辑综合 工艺无关网表/两级综合、18 原型约束体系 SDC/XDC/跨片时序/例外
- 分区/跨片：12 多 FPGA 分区算法 割集/容量/图划分、13 跨 FPGA 互联与 TDM SerDes/跨片同步/降频
- 下游：20 比特流烧录与四方版本一致 manifest/门禁
- 现有收敛方法：06 时序收敛方法、16 高阶时序收敛、47 收敛案例
总结
一句话总结：阶段 4 由 Vivado 把 Compiler 网表链接黑盒库后 pack 成具体型号的 LUT/FF/BRAM/DSP/BUFG，再布局布线产出比特流和 .ltx，只对单片物理实现负责；多片原型的频率预算核心是 TDM 降频——割边信号等效更新率约为 F_fpga/R，全系统速度由最大 TDM 比率的关键割边组决定，因此频率目标应由软件业务（如 OS 启动时间）反推并作为分区输入，实际比率必须回填 info_table；收敛的分诊顺序是跨片路径→片内逻辑级数→高扇出网→时钟复位树→IO/跨片口，每轮归档最差路径、水位和拥塞图看瓶颈是否迁移；优化分跨片（降比率、割边打拍、层次亲和重分区，成本高须一次做对，打拍点必须是 RTL 可见寄存器）和片内（加流水级、retiming、复制降扇出、结构调整、BRAM/DSP 推断校正、局部 Pblock、多策略探索，成本低先穷尽）；可布线性上单片 LUT/FF 水位经验值 60~70%、BRAM 80%，按 BRAM/DSP/IO 等瓶颈资源和割边流量而非总门数均衡多片，插桩 BRAM 也要计入预算、调试版/性能版可分开收敛；setup 是主矛盾但降频救不了 hold，跨片接收端和 IO hold 必须单独处理，收敛判据为 WNS/WHS≥0 且留约 0.3~0.5ns 裕量给插桩增量；工程上固定工具版本与种子、用 OOC/增量 DCP 锁定稳定子系统、插桩网络固定化让改 probe 不触发全盘重编译，全部结果随 manifest 归档；最终目标是「够用快」而非极限频率——价值=速度×可信度，成本=编译轮数+可见性损失，频率达标即停、保可见性优先，并把实际 F_fpga、TDM 比率、裕量、观测覆盖率随数据一起交付供阶段 7 标注可信度。