LC VCO 相位噪声：谐振槽、负阻起振与 Leeson 模型直觉
更新时间：2026-09-25。VCO（压控振荡器，Voltage-Controlled Oscillator）是锁相环、收发机频率综合器的心脏：它把一个直流控制电压翻译成一个频率，本振信号的纯净度直接决定接收机的选择性和发射机的杂散。振荡器的种类很多，从 Pierce 晶体振荡器到纯 CMOS 的环形振荡器，而 GHz 射频频段几乎只有一个选择——LC VCO。它靠电感、电容的物理谐振选频，靠一对交叉耦合晶体管的负阻「自己养活自己」。本篇讲清 LC VCO 的起振机制与相位噪声的工程直觉。热噪声与闪烁噪声的器件基础可先读 热噪声与闪烁噪声；设计中各种折中取舍的方法论见 模拟电路为什么这么难。
本文要回答的问题
- LC 谐振槽的谐振频率由什么决定？给定目标频率和电感，怎样手算所需电容？
- 一个无源谐振槽每振荡一圈都在损耗能量，VCO 凭什么能持续振荡？负阻 -2/gm 从哪来？
- 片上电感为什么是整个设计的瓶颈？Q 值只有 10~20 意味着什么？
- 相位噪声的单位 dBc/Hz 是什么意思？为什么谱上有 1/f³ 区和 1/f² 区？
- Leeson 模型怎样从 Q 值和功耗估算相位噪声？典型 2GHz VCO 的实测数字是多少？
- 调谐增益 Kvco 大好还是小好？AM-PM 转换和尾电流整形为什么影响相位噪声？
一、LC 谐振槽：谐振频率、并联阻抗与 Q 值
LC VCO 的选频核心是一个电感 L 和一个电容 C 并联组成的谐振槽（LC tank）。电感的阻抗是 jωL，电容的阻抗是 1/(jωC)，两者并联。在某个频率下感纳与容纳恰好抵消，电纳为零，这个频率就是谐振频率：
f0 = 1 / (2π√(LC))
谐振时 LC 并联回路的阻抗达到最大值，且是纯电阻性的；偏离谐振频率，阻抗迅速跌落并带上电抗分量。振荡器因此天然「挑」谐振频率：只有 f0 附近的频率成分看到高阻抗、能建立大幅度，其余频率被抑制——这就是 LC 振荡器频谱干净的物理根源。
先算一个贯穿全篇的例子：目标蓝牙频段 f0 = 2.4GHz，选片上电感 L = 2nH，则所需总电容
C = 1 / [(2πf0)²L] = 1 / [(2π×2.4×10⁹)²×2×10⁻⁹] ≈ 2.2pF
这 2.2pF 是总电容：固定的 MIM/MOM 电容加一个受控制电压调节的变容管（varactor，通常工作在反偏积累区的 MOS 电容），再加晶体管和焊盘的寄生。实际设计中真正的自由变量只有 L：频率定了以后 LC 乘积就定了，L 取大则 C 取小，但 C 太小会被寄生吃掉、调谐范围无法保证，所以片上 VCO 的电感常见落在 1~4nH 这个窄窗口。取 L 偏大还有一个附带好处：Rp=QωL 随之抬高，同样尾电流下摆幅更大、相噪更好，代价是电感面积和对变容管调谐比的要求同步上升，又是一对需要权衡的量。
谐振槽不是无损的。电感的金属串联电阻 rL 是主要损耗源，电容也有等效串联电阻。把串联损耗折算成谐振点处的并联等效电阻 Rp，有：
Rp = Q · ω0L = Q / (ω0C)
其中 Q 是品质因数（quality factor），描述储能与每周期耗能之比，Q 越高槽路越接近理想。继续算例：2.4GHz、L=2nH 时 ω0L = 2π×2.4G×2n ≈ 30Ω；若片上电感 Q = 15，则 Rp ≈ 450Ω。也就是说，这个谐振槽在谐振频率上等效为一个 450Ω 的电阻，槽路上的电压幅度每周期都被它吃掉一截——没有能量补充，振荡幅度会以时间常数 RpC/2 指数衰减，像一个被阻尼的秋千。
二、负阻：交叉耦合对怎样维持振荡
振荡器的通用语言是 Barkhausen 准则：环路增益为 1、环路相移为 0（或 360° 的整数倍）。对 LC VCO 更顺手的视角是「负阻抵消正阻」：用一个有源网络制造一个负电阻，与谐振槽的正损耗电阻 Rp 并联，两者恰好抵消，槽路就变成无损的，振荡得以维持。
制造负阻的标准电路是交叉耦合 NMOS 对（cross-coupled pair）：两个 NMOS 的源极连在一起接尾电流源，漏极分别接谐振槽的两个差分端，而栅极交叉接到对方的漏极。
为什么这个结构是负阻？做一次小信号推演。设两端口加差分电压 v = v+ − v−。M1 的栅接 v−、源为公共点，故 vgs1 = −v/2；M2 的 vgs2 = +v/2。差分电流 i 从 v+ 经 M1 流向尾节点、同时由 M2 灌入 v−，大小 i = gm·v（两个管子各贡献 gm·v/2），而方向是从外加电压的正极「吐出」电流——电压升的方向与电流方向相反，等效电阻：
Rneg = −v / i = −2/gm
关键结论：交叉耦合对在两个漏端之间等效为一个阻值 −2/gm 的差分负电阻。起振条件是负阻的绝对值小于（负得超过）槽路损耗电阻：
2/gm < Rp，即 gm > 2/Rp
用上一节 Rp≈450Ω 代入，起振临界 gm > 4.4mS。注意这是「临界」，实际必须留裕量：工艺角、温度、电压变化都会让 gm 下降，工程上取临界值的 2~3 倍，即设计 gm ≈ 10~13mS，保证任何工艺角下可靠起振。起振后幅度并不会无限增长——尾电流是有限的，当摆幅大到管子周期性进入三极管区，负阻的平均增益自动回落到恰好补偿损耗，幅度稳定。差分振荡幅度（单端峰值）近似为 Vosc ≈ (4/π)·(Iss/2)·Rp 的基波分量，简化手算常用峰峰值摆幅 ≈ Iss·Rp 的量级。若 Iss = 6mA、Rp = 450Ω，单端摆幅约在 1.3V 量级，受供电电压削顶约束。
补充一个拓扑选择：除了纯 NMOS 交叉耦合对，还有 NMOS+PMOS 互补交叉耦合结构，同样电流下负阻更大（−2/(gmn+gmp)）、可省掉尾电流源的电压开销，但 PMOS 噪声和寄生更大，低压设计中常见。
还有一个起振过程的细节值得一提。上电瞬间，噪声和开关瞬态在全频带上给谐振槽注入一个微弱激励，其中只有 f0 附近的分量看到高阻抗被保留；由于环路小信号增益大于 1，这个分量每绕一圈被放大一次，幅度按指数爬升，直到前述的非线性机制把平均环路增益压回恰好为 1，进入稳态。仿真上表现为前几纳秒到几十纳秒幅度渐长的过程；如果起振增益裕量不足，在慢工艺角、低电压、高温三重夹击下可能出现起振时间过长甚至卡在零幅度平衡点（锁存）的失效，量产测试中这类问题极难筛查，这是裕量必须留足的现实理由。
三、片上电感：Q 值为什么只有 10~20
分立射频电路里电感 Q 值做到 50~100 不稀奇，而 CMOS 片上螺旋电感的 Q 长期只有 10~20，先进工艺也多在 15~30 徘徊。损耗来自三处：
- 金属欧姆损耗：顶层金属虽厚，但螺旋线细长，串联电阻 rL 可观。高频下电流还被趋肤效应（skin effect）挤到金属表面、被邻近效应挤到导线内侧，有效导电截面进一步缩小；
- 衬底损耗：电感下方是低阻硅衬底，交变磁场在衬底感应出涡流，直接把能量以热量形式耗散；电场还通过氧化层电容耦合到衬底。这是片上电感 Q 上不去的首要原因；
- 磁耦合损耗与自谐振：电感匝间、对衬底的寄生电容构成自谐振频率（SRF），工作频率必须明显低于 SRF，否则电感不再是电感。
工程对策都是围绕这三条：用最厚顶层金属、抽高层距、采用差动对称电感（两个相反相位的磁场在衬底深处互相抵消，减小涡流）、电感下方 patterned ground shield（ patterned 接地屏蔽条切断电通量又不形成短路涡流环）、电感空心区域不放其他金属。即便如此，Q 还是在 20 上下，且电感直径常在 100~300μm，一颗电感能占掉小半个芯片面积——所以 VCO 成本基本等于电感成本。
还要注意 Q 不是常数：它是频率的函数。金属损耗随 √f 恶化（趋肤深度随频率下降），衬底损耗随频率上升，两者叠加使 Q(f) 曲线先升后降，峰值 Q 对应的频率往往只比自谐振频率低一截。设计目标是让工作频率恰好落在 Q 峰值附近，而不是拿来一颗电感就用。实际流程是从工艺厂提供的 PDK 电感库（或用 EM 场求解器自行生成）中扫描外径、圈数、线宽、线距四个几何参数，读出 Q 峰值频率、L 值、SRF、峰值电流容量，挑出 2Q·f0 乘积最优的一个——这个乘积正是相位噪声的品质因子。
为什么必须死磕 Q？因为 Q 同时决定两件事：谐振阻抗 Rp = QωL（Q 越高，同样电流下摆幅越大、相位噪声越好）和频率选择性（槽路带宽 f0/Q）。Q=15 的槽路带宽约为 f0/15 ≈ 160MHz，偏离载波的噪声要被这个带通特性「整形」后才成为相位噪声。下一节的 Leeson 模型会把 Q 直接放进相位噪声公式。
四、相位噪声与 Leeson 模型：1/f³、1/f² 与噪声上变频
理想振荡器输出是一根无限窄的谱线；真实振荡器的相位被噪声随机调制，能量泄漏到载波两侧，形成裙摆状的连续谱。相位噪声 L(Δf) 定义为偏离载波 Δf 处、1Hz 带宽内的单边带功率与载波功率之比，单位 dBc/Hz（dB below carrier）。通信系统对它极其敏感：接收机本振的相位噪声会把邻近强信道的能量「泼」到有用信道上（reciprocal mixing，倒易混频）；发射机则会把调制谱展宽污染邻道。
下图给出典型 LC VCO 相位噪声谱的三个区域：
direction: right
carrier: "载波 f0\n（理想谱线）"
near: "近端：1/f³ 区\n斜率 -30dB/dec\n闪烁噪声上变频\n转角频率典型 100kHz~1MHz"
mid: "中段：1/f² 区\n斜率 -20dB/dec\n白噪声（热噪声）"
far: "远端：噪声底\n平坦，约 -160~-175dBc/Hz"
carrier -> near: Δf 增大
near -> mid: 过 1/f³ 转角
mid -> far: 远离载波Leeson 模型给出相位噪声的经典估算公式（白噪声主导区）：
L(Δf) = 10log{ (FkT/P) · (1 + (f0/(2QΔf))²) · (1 + Δf1/f³/|Δf|) }
其中 F 是有源器件的噪声系数，kT 是热噪声能量（室温 kT ≈ 4.14×10⁻²¹J），P 是振荡信号功率，Q 是有载品质因数，Δf1/f³ 是闪烁噪声转角对应的偏移频率。三个因子对应图上三个区域：Δf 很小时 1/Δf 与 1/Δf² 两个因子相乘合成 1/Δf³；中段槽路整形给出 1/Δf²；远端括号内的 1 主导，趋于平坦噪声底。（公式全部用圆括号书写，是为了避免方括号加圆括号的写法被 Markdown 误读成超链接。）
用算例感受数量级：f0=2.4GHz、Q=15、P=2mW（+3dBm 量级）、F=2（3dB），在 Δf=1MHz 处：
f0/(2QΔf) = 2.4G/(2×15×1M) = 80，平方为 6400 ≈ +38dB；
FkT/P = 2×4.14×10⁻²¹/2×10⁻³ ≈ 4.1×10⁻¹⁸ ≈ −174dB；
L(1MHz) ≈ −174 + 38 = −136dBc/Hz。
但这个「教科书答案」明显好于实测：一颗普通 CMOS LC VCO 在 2GHz、1MHz 偏移处的典型实测值是 −110 ~ −120dBc/Hz，优秀设计能摸到 −125dBc/Hz。差距来自公式里那个看似无辜的 F——真实振荡器的有效噪声因子远不止 2：尾电流源的噪声、交叉耦合对周期性切换带来的噪声折叠（cyclostationary，周期稳态效应）、谐波上变频都没被简单模型覆盖，等效要再付 10~20dB。Leeson 模型因此是「数量级和趋势」工具而非精算工具：Q 翻倍改善 6dB、P 翻倍改善 3dB、Δf 每远 10 倍改善 20dB（1/f² 区），这些斜率比绝对值更可靠。
1/f³ 区的物理是噪声上变频。 MOS 管的闪烁噪声（1/f noise，载流子在栅氧界面陷阱中俘获/释放所致）集中在低频，本身离载波很远；但 VCO 是一个强非线性周期时变系统，尾电流源和交叉对的低频噪声通过变容管和寄生调制每个周期的过零点时刻——Hajimiri 的 ISF（impulse sensitivity function，脉冲灵敏度函数）理论把这描述为：在振荡波形过零点注入的电荷最扰动相位，峰值处注入的电荷只改幅度。低频噪声与载波的混频把它搬到载波两侧，按 1/f³ 滚降。CMOS 闪烁噪声转角高（可达 MHz 量级），所以近端相噪是 CMOS VCO 的痛点。
典型数字汇总：2.4GHz CMOS LC VCO，100kHz 偏移约 −85 ~ −95dBc/Hz（落在 1/f³ 区），1MHz 偏移约 −110 ~ −120dBc/Hz，10MHz 偏移约 −135 ~ −145dBc/Hz，远端噪声底约 −160dBc/Hz。作为对照，环形 VCO（ring oscillator）1MHz 偏移通常只有 −80 ~ −95dBc/Hz，差 20dB 以上。
五、Kvco、AM-PM 与尾电流整形
VCO 的调谐特性 f = f0 + Kvco·Vc，其中 Kvco 是调谐增益（Hz/V）。算例：要求覆盖 2.1~2.7GHz（覆盖工艺漂移和多频段），控制电压 0.3~1.2V，则平均 Kvco ≈ 600MHz/0.9V ≈ 670MHz/V。这是个两难：
- Kvco 大 → 少量变容管覆盖宽频段，起振和频段切换容易，但锁相环内控制线上的纹波、参考时钟馈通都会被它直接翻译成频率抖动，带内相位噪声恶化；
- Kvco 小 → 抑制控制噪声，但调谐范围窄。实际收发机常用「粗调开关电容阵列 + 细调小 Kvco 变容管」的数字校准方案：开关电容分组把 VCO 放到目标子频段，细调 Kvco 可压到 30~80MHz/V。
AM-PM 转换是另一类上变频机制：尾电流源上的低频噪声、电源纹波先调制振荡幅度（AM），而变容管、寄生电容随摆幅变化（非线性 C-V），幅度变化又转成相位变化（PM）。偏置在电压受限区的 VCO 尤其敏感。Kvco 越大、变容管越工作在 C-V 陡峭处，AM-PM 越严重——这是把变容管偏置在曲线平缓区、并采用差分对称调谐的理由。
尾电流整形是工程上改善相噪的常用手法。尾电流源是主要噪声源之一：它的热噪声在交叉对切换瞬间被放大并上变频。对策包括：尾节点并联大电容滤除尾管高频噪声（但会恶化二次谐波行为，需配合谐振）；用片上 LC 在二次谐波 2f0 处给尾节点谐振（滤波且改善 ISF）；去掉尾管改用压控电阻偏置（消除尾管噪声但牺牲电源抑制）；以及让交叉对的切换窗口尽量窄、噪声注入避开 ISF 敏感相位。本质上都是在 Hajimiri 框架下「让噪声在相位不敏感的时刻进入」。这些技巧能再榨出 3~8dB，但 Q 值决定的 20dB 大台阶无法绕过——选好电感、把槽路 Q 做高，永远是 LC VCO 相位噪声设计的第一性原理。
顺带给出一个选型判断：当系统指标写成「2GHz、1MHz 偏移 −115dBc/Hz、功耗小于 10mW」时，有经验的设计者会先做一次反算——用 Leeson 公式倒推所需 Q 与功率，判断单靠电感库能否支撑；若倒推出 Q 需要 40 以上，说明指标在该工艺上根本不现实，要么改指标、要么换工艺（SOI、厚铜工艺的电感 Q 明显更高），而不是把希望寄托在尾电流整形这类次级技巧上。先做数量级可行性判断、再进电路细节，是射频模拟与纯数字开发节奏上最大的不同。
LC VCO 与环形 VCO 的整体取舍汇总如下：
| 对比维度 | LC VCO（本篇） | Ring VCO |
|---|---|---|
| 振荡机制 | LC 物理谐振 + 负阻补偿 | 奇数级反相器环路延迟 |
| 典型相位噪声（2GHz，1MHz） | −110 ~ −125dBc/Hz | −80 ~ −95dBc/Hz |
| 功耗（同频率） | 中高（数 mW） | 低到中，但同相噪下功耗更高 |
| 面积 | 大（片上电感 100~300μm） | 小，全数字友好 |
| 调谐范围 | 窄（10%~30%） | 宽，可达倍频程 |
| 工艺可移植性 | 差，电感需重新建模 | 好，数字工艺直接收缩 |
| 适用场景 | 射频本振、低相噪 PLL | 时钟产生、DDR/SerDes 多相位、片上测试 |
这一篇在知识体系里的位置
- 想理解相位噪声公式里热噪声与闪烁噪声的器件来源 → 热噪声与闪烁噪声；
- 想回顾 gm、小信号分析和负阻推导依赖的 MOS 模型 → MOS 小信号模型；
- 想理解振荡器在系统中面对的增益、噪声、功耗折中方法论 → 模拟电路为什么这么难；
- 想了解高稳定度低频振荡器的另一条技术路线（晶体 + Pierce）→ 后续晶体振荡器专题；
- 想知道 VCO 在锁相环中的闭环行为（带内/带外相噪如何分配）→ 后续 PLL 频率综合器专题。
总结
LC VCO 相位噪声的核心就三层：LC 并联谐振槽按 f0=1/(2π√LC) 选频（2.4GHz 配 2nH 需约 2.2pF），其损耗等效为 Rp=QωL；交叉耦合 NMOS 对提供差分负阻 -2/gm，满足 gm>2/Rp 并留 2~3 倍裕量即可抵消损耗、维持振荡；而片上电感 Q 仅 10~20（金属电阻加衬底涡流）是相噪的根本瓶颈——Leeson 模型 L(Δf)=10log{FkT/P·(1+(f0/2QΔf)²)(1+Δf1/f³/Δf)} 给出 1/f² 白噪声区与 1/f³ 闪烁噪声上变频区（教科书估算偏乐观 10~20dB，2GHz、1MHz 偏移实测约 −110~−120dBc/Hz）；工程上用小 Kvco（开关电容粗调加细调）、压低 AM-PM、尾电流滤波与整形再抠几分贝，但 Q 值决定的大台阶无法绕过。