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FPGA 原型验证专题 09：原型编译器前端展开（Elaboration）——宏、条件编译、实例展平与 AST/实例树 ​

更新时间：2026-09-12。本文是「ASIC FPGA 原型验证系统」专题 06~25 深体系列分册，对应阶段 1（Compiler 前端）。总览见 06 原型验证系统全景与文档地图；普通综合工具的展开直觉见芯片侧 从代码到门电路 与 逻辑综合。

这一篇在链路里的位置 ​

阶段 1 产出三样东西：AST、实例展开后的完整层次树、（下一册讲的）RTL ID 表，外加设计检查报告。本阶段仍处于 RTL 域，没有任何逻辑综合，因此不存在 GateID。理解展开，才能理解"为什么改一个参数 ID 会漂、为什么层次路径是回映的锚"。

本文要回答的问题 ​

  • elaboration 到底做了哪些事，和编译预处理、和 logic synthesis 的边界在哪？
  • 宏（ `define/include）、条件编译（ `ifdef）、parameter/localparam/generate` 是如何被求值并展开成具体结构的？
  • AST（语法视图）与实例树（硬件视图）的区别？module 定义与 module 实例（一次定义、多次例化）的关系？
  • 参数化数组、generate-for 如何导致实例数量爆炸？展平（flatten）与保留层次（keep hierarchy）如何取舍？
  • 前端在此阶段能查出哪类问题（未解析模块、宽度不匹配、黑盒、多驱动）？
  • 为什么展开结果是 RTL ID 分配与后续分割/回映的共同基础？

一、编译器流水线：本篇只走到 elaborate ​

原型编译器的流水线分四段，本篇只讲前两段半：

bash
RTL 源码集合
  → ① 预处理/解析 parse（词法、语法 → AST）
  → ② 展开 elaborate（求值参数/generate、递归例化 → 确定的实例树）
  → ③ 适配/分割/插桩（[55]/[56]/[58]，仍在 RTL 域）
  → ④ 逻辑综合 synthesis（布尔网表 + GateID，[59]/[60]）

一句话边界：解析回答「源码写了什么」，展开回答「这份配置下实际有什么、怎么连」，综合才回答「用什么门实现」。 展开阶段没有任何布尔优化、不产生 GateID，但它输出的实例树是后续全部阶段的共同底座。

二、预处理与条件编译：同一份源码，多种配置 ​

解析前先跑 Verilog 预处理器：`define 宏文本替换、`include 文件包含、`ifdef/`ifndef/`else 条件裁剪。原型构建最容易在这里与 ASIC 构建产生分叉，纪律见 07 面向原型的 RTL 交付规范 层次/黑盒/电源域：宏定义必须来自唯一配置包，禁止靠编译目录里的散落 +define+ 临时拼凑；include 顺序与受保护宏的重复包含防护要固定。一次展开对应一张配置指纹（宏集合+参数+源码 hash），它被钉死在产物上——同一 RTL 不同宏配出的是不同设计，RTL ID 也不通用。

三、参数求值与 generate：让结构「长出来」 ​

展开器从顶层 module 开始，把每个 parameter/localparam 按默认值与例化传参/defparam 递归求值成具体常数，再处理三类生成结构：

  • 条件 generate（if/case）：按参数常量选择生成哪一支，未选中的分支根本不存在于实例树；
  • 循环 generate（for）：按常量边界展开成 N 个并列实例，N 由参数决定——一个 parameter WIDTH=256 的 generate 位片模块会实打实地长出 256 个实例；
  • 实例数组 / 数组端口：同样按常数维度展开。

这解释了「实例爆炸」：参数化复用在源码里只写一次，展开后可能是几万到几百万个节点。编译器因此必须用紧凑表示（定义只存一份、实例只存引用与参数实参），否则内存扛不住。

四、AST 与实例树：定义 vs 实例 ​

这是本篇最关键的区分：

视图AST（语法树）实例树（elaborated design）
对应源码文本结构硬件实际结构
module一个 module 定义 = 一个 AST 子树被例化 N 次 = N 个实例节点
参数符号表达式全部求值为具体值
generate源码里的语句已消失，变成具体实例或空
连接端口连接的表达式逐条解析到具体信号/常数/悬空

一个 and2 模块在 AST 里只有一份定义；顶层若例化了 2000 次，实例树里就有 2000 个层次路径各不相同的实例节点（top.u_pipe[0].u_and …）。每个实例节点记录：所属定义、层次路径、参数实参、端口与实际信号的绑定。RTL ID 分配（10 RTL ID 体系 分配规则/层次绑定/稳定性）遍历的就是这棵树，而不是 AST。

五、层次保留：哪些边界必须留着 ​

展开器可以选择保留 module 边界（保留层次）或把子模块打平进父级（flatten）。原型场景的取舍与 ASIC 纯综合不同，因为层次是分割和回映的锚：

  • 必须保留：多 FPGA 分割原子（子系统/IP 边界）、观测与回映边界（交付清单列出的模块）、替换 wrapper 边界（被替身单元要能被替换规则匹配到，见 11 ASIC→FPGA 等价单元替换 SRAM/时钟/IO/PHY）、时钟/电源域边界；
  • 可以打平：纯胶水逻辑、generate 长出的同质位片、无观测需求的叶子 datapath；
  • 保留手段：交付侧的 keep_hierarchy 属性/清单（07 面向原型的 RTL 交付规范 层次/黑盒/电源域）在展开时变成节点上的层次保留标记，一路传到逻辑综合和厂商 P&R。

层次策略直接影响 ID 稳定性与调试可读性，因此不是纯工具默认项，而是 Compiler 团队的显式配置。

六、展开期检查：最便宜的拦截点 ​

展开时设计结构第一次成为确定对象，大量错误在这里拦截，成本比综合后低几个数量级：

  • 未解析模块（unresolved/black box）：例化了找不到定义的 module——漏文件、宏配错或 ASIC 硬宏，交 08 不可综合构造识别与存根替换 模拟IP/时钟门控 的替换流程；
  • 端口不匹配 / 悬空：位宽不一致、未连接的 input（读到 X）、未连接的 output（死逻辑信号）；
  • 多驱动（multi-driver）：同一信号被两个 always/实例驱动；
  • 参数非法：负数宽度、generate 越界、除零；
  • 时钟域初查：识别进入多个不同时钟的触发器集合，产出时钟域清单初稿，供 13 跨 FPGA 互联与 TDM SerDes/跨片同步/降频 与 CDC 检查使用。

报告按「错误（阻断展开）/ 警告（须认领）」分级，与 08 不可综合构造识别与存根替换 模拟IP/时钟门控 的认领纪律合并管理。

七、输出产物：为 ID 分配准备的对象图 ​

阶段 1 的机器产物可概括为四样：① 定义库（每个 module/interface 的 AST 与端口参数模板）；② 展开实例树（节点 = 实例，边 = 层次包含，附参数实参与端口绑定）；③ 信号/网线表（每个实例内部与跨层次的 net，含全限定名）；④ 检查报告。下一册（10 RTL ID 体系 分配规则/层次绑定/稳定性）做的事，就是以确定性顺序遍历②③，给每个实例、端口、信号发全局唯一 ID，并把 ID 与全限定层次路径绑定。

八、增量展开与缓存：什么时候必须全重来 ​

展开结果是配置指纹的纯函数，因此可缓存：源码、宏、参数任一变化，只重开受影响子树。但要注意 ID 视角（10 RTL ID 体系 分配规则/层次绑定/稳定性 详述）：在 generate-for 中间插入一个实例，会让后续所有数组下标的层次路径平移，结构指纹变了一大片——所以工程上给实例数组追加节点要加在末尾、新增模块挂在层次尾部，以最小化 ID 漂移。无法安全判定影响面时（如改了全局参数），编译器直接全量重展开，宁可慢也不产出半新半旧的实例树。

九、展开器的工程实现：符号表、作用域与名字解析 ​

前面讲的是展开“做什么”，这一节讲一个真正能跑在百万实例设计上的展开器“怎么实现”，因为实现细节决定了它处理真实 ASIC RTL 时的速度、内存和报错质量。第一个核心结构是分层符号表。Verilog/SystemVerilog 的标识符解析遵循词法作用域：module 内的参数、wire、genvar 在本层可见，例化时按端口名或位置绑定到子模块的形参，宏则是全局的文本命名空间。展开器为每个 module 定义维护一张定义级符号表（形参、端口、局部声明），为每个展开中的实例维护一张实例级作用域（实参求值结果、generate 块内部声明、数组下标约束）。名字解析的过程就是从使用点沿实例作用域向上、再到定义作用域的查找；查找结果必须记录“绑定到哪一个具体声明”，因为后续的信号表和 ID 分配（见 10 RTL ID 体系 分配规则/层次绑定/稳定性）引用的是绑定对象而不是名字字符串——同一个名字在不同 generate 分支里指向完全不同的硬件。

第二个关键问题是generate 块的命名与规范化。综合标准为 generate 内部的实例规定了可预测的层次命名规则（genvar 下标、条件块标签都进入路径），展开器必须严格复刻这一规则，否则它生成的层次路径会与仿真器、调试器、以及下游商业综合工具不一致，回映锚点就此断裂。工程上的做法是用黄金参考（用仿真器导出一份层次路径清单）做差分测试：展开器对同一 RTL 产出的全限定名集合必须与参考逐字符相等。第三个问题是规模与内存：百万级实例若每个都深拷贝一份 AST 必然爆内存，正确结构是“定义共享、实例轻量化”——AST 定义只存一份，实例节点只存指向定义的引用、参数实参表和父指针，网线表按需延迟构造。展开器还要能输出人类可读的规模报告（每个定义被例化多少次、参数分布、最深层次、各子树实例数），这份报告本身就是分区（见 12 多 FPGA 分区算法 割集/容量/图划分）最早的输入。报错质量同等重要：好的展开器对未解析模块给出“在哪些文件里找过、宏配置下哪个分支被裁掉了”的诊断，而不是一行 unresolved——在几十万文件的工程里，诊断质量直接决定接收迭代的轮次。

十、参数体系的语义陷阱：defparam、位宽推断与表达式求值 ​

参数求值看似只是算术代换，真实 RTL 在此埋的坑足以让展开结果与仿真静默不一致。第一类陷阱是参数位宽与符号性的传染规则。Verilog 的表达式位宽是上下文中所有操作数最大位宽和上下文最小位宽共同决定的，参数表达式在不同实例化上下文里可能被推断成不同位宽：一个在 32 位上下文求值正常的地址参数，移植到 64 位端口的实例上，高位补零规则改变，译码结果随之变化。展开器不能用宿主机整数随意求值，必须实现语言标准的位宽/符号推断规则，并在求值结果上记录位宽；这也是“展开器为什么必须是半个语言前端，而不能用宏文本替换凑合”的根本原因。

第二类陷阱是defparam 与逐层参数覆盖。defparam 允许从父层级远程修改深层实例的参数，它使参数实参不再是局部的、自顶向下一次确定的——一个实例的最终参数可能要等全树展开后才知道，直接破坏单趟求值。现代风格应禁用 defparam、只用命名传参，展开器对存量 defparam 的处理是先做一次收集趟建立“层次路径→参数覆盖”映射，再在实例化时应用，并把每条 defparam 升级为警告，推动设计团队逐步清除。第三类是localparam 与派生参数的依赖顺序：localparam 常由其他参数算出，还可以依赖函数调用和局部连线宽度（如 $clog2、基于 packed 数组维度的派生），展开器必须按依赖拓扑排序求值，循环依赖要在展开期报错而不是给出未定义值。第四类是参数化数组的越界与负索引、generate 边界不是编译期常数、parameter 被意外声明成可变变量等非法构造，都应在这一阶段被结构检查抓住。展开器团队的共识是：凡是“不同工具可能给出不同解释”的语言灰色地带，都要在交付规范（见 07 面向原型的 RTL 交付规范 层次/黑盒/电源域）里禁掉，而不是在展开器里模仿某一种解释——展开器保证与仿真一致，规范保证设计不进入灰色地带，两者配合才有确定的实例树。

十一、SystemVerilog 与接口：展开器面对的现代 RTL ​

当代 ASIC RTL 大量使用 SystemVerilog 构造，展开器的复杂度因此远高于经典 Verilog 子集。interface 与 modport 改变了连接的表达方式：一组端口不再逐条声明，而是聚合成接口实例穿过层次，modport 定义从某一侧可见的视图。展开器必须把 interface 实例本身纳入实例树（它们有层次路径、可参数化、可以包含内部逻辑如断言和 FIFO），并把每个 modport 端口解析成接口内具体信号的绑定——下游的信号表和跨片连接提取（见 13 跨 FPGA 互联与 TDM SerDes/跨片同步/降频）需要的是展开后的逐信号连接，而不是“连着一个 interface”这样的抽象答案。package 与类型系统带来编译单元作用域：typedef、parameter、枚举集中在 package 里，跨文件共享，预处理和编译顺序影响可见性；展开器要先建立 package 仓库并处理编译单元的概念，避免同一类型在不同编译顺序下被解释成不同结构。packed struct、union、枚举在网表域最终都退化成位向量，但在实例树阶段保留类型信息对调试、观测信号分组（见 14 可观测性插桩 dont_touch/probe/可见性预算）和寄存器映射很有价值。

always_ff/always_comb、logic 与多维数组 要求展开器做基本的合法性检查：组合块被当时序块用、logic 被多驱动、压缩/非压缩数组被错接到平口——这些在展开期就可以给出精确诊断。断言与 cover（SVA）在原型上有两种归宿：综合成调试观测硬件或被剥离，展开器要能识别断言层次并打上属性标签，供后续插桩决策。对这些现代构造，实践原则与参数陷阱相同：能用主流商业仿真器和综合器共同接受的稳定子集，不要用语言最前沿、工具解释尚不一致的特性；展开器团队维护一份“支持子集 + 显式报错”的语言清单，比默默接受再产出错误网表安全得多。交付评审时，这份语言子集清单和时钟表、黑盒清单一样，是 ASIC 与原型双方共同签字的契约。

十二、展开结果的测试：拿什么相信这棵树是对的 ​

展开器是整条原型链的根基——它错一个绑定，后面的分区、综合、回映全部建立在错误的事实上——因此它自身需要严肃的测试工程，而不能靠“上板能点亮”验证（那已经是几百万个错误可能性叠加之后的终点）。测试分四层。单元层：词法、宏展开、表达式求值、位宽推断各自有独立用例，重点覆盖语言标准的边界——宏嵌套与重入、include 防护、有符号/无符号混合运算、generate 边界表达式、defparam 顺序，每个 bug 修复都沉淀成回归用例。黄金模型差分层：收集一批从小到大的参数化设计（从单模块到含 interface、package、深度 generate 的真实子系统），用商业仿真器导出权威产物——完整层次路径集、每个实例的参数终值、每条 port 到 net 的绑定——展开器输出与黄金产物做结构化 diff，路径集合必须逐字符相等。这是最有杀伤力的一层，因为命名规范和参数覆盖的偏差肉眼不可见，差分一目了然。

变异测试层：对输入 RTL 做受控变异（翻转一个宏、改一个参数、在 generate 中间插入实例），断言展开器输出按预期变化：改宏应当只影响被裁剪的子树，中间插入 generate 实例应当只平移其后的数组下标（这同时验证了 ID 稳定性设计，见 10 RTL ID 体系 分配规则/层次绑定/稳定性），改全局参数则允许全量重展开。规模与性能层：用生成器造出百万实例的合成设计，约束展开时间和内存（定义共享、对象池、网线表延迟构造是否真的生效），并在真实项目每次大交付后记录展开耗时与节点数趋势。最后是与下游的端到端冒烟：展开产物喂给综合后，综合器报告的层次与展开树抽样一致。这套测试纪律的本质和 FPGA CI 相同（见 46）：编译器是工具团队的产品，产品就要用产品级回归来保护；一个默默展开错的实例树，比没有展开器更危险，因为它给整条链路盖了“结构正确”的假章。

十三、增量展开的正确性：指纹、依赖图与失效传播 ​

第八节给出了“改一处要不要全重来”的直觉，这一节把它工程化。增量正确性的前提是知道每个展开产物依赖什么，因此展开器要在首次构建时建立一张制品依赖图：每个实例节点依赖其定义文件（文件内容哈希）、生效的宏集合、从顶层到该节点的全部参数实参、以及它引用的 package/interface 定义；宏集合还依赖全局配置包的哈希。依赖边要细到什么程度？细到“改一个无关模块里的 localparam”不会使顶层实例树失效，但“改一个被广泛引用的 package 里的 typedef”会正确地让所有引用者失效——粗了则频繁全量重展开，细了则可能漏掉失效、产出半新半旧的树，后者是不可接受的正确性事故，所以失效策略永远向保守倾斜：拿不准就重展开。

失效传播分三档处理：文件内局部修改且不影响任何参数和层次的，只重建该定义对应的 AST 并重新生成引用它的实例节点的元数据；参数或 generate 边界变化的，从变化节点起重开整棵子树，并对子树边界上的跨层次信号重新做绑定检查；全局配置（宏、顶层参数）变化的，直接宣布配置指纹失效、全量重展开。每次增量构建必须产出“本次影响面报告”：新建、删除、重绑的实例和信号数量，以及受影响的 ID 区间（ID 稳定性是 10 RTL ID 体系 分配规则/层次绑定/稳定性 的主题）。还有一个容易忽略的点：缓存键必须包含工具版本和语言选项——展开器升级了表达式求值规则，旧缓存即使输入哈希相同也必须作废。工程上把工具版本、配置指纹、源码哈希三段拼进缓存键，配合制品库的不可变存储，增量构建才能既快又可信。宁可构建慢十分钟，也不允许一棵悄悄过期的实例树进入分区阶段——下游在错误结构上浪费的时间永远是十倍以上。

十四、展开期检查的纵深：从语法合法到原型可接收 ​

第六节列了展开期能抓的错误类型，这一节按“拦截纵深”重新组织，说明哪些检查属于展开器、哪些必须等更后阶段，以及团队如何决定一条检查该放在哪。第一层是语言合法性：词法语法、端口方向、位宽常数、参数取值、数组边界——这些有客观对错，必须零容忍地在展开期阻断，因为带着它们往下走只会产生更难懂的综合报错。第二层是结构健全性：多驱动、悬空输入、无扇出网络、组合环路的初步识别、时钟信号驱动数据输入等。这里要注意一个边界：真正的组合环路判定和多驱动消解在综合优化后可能改变（优化会合并或删除逻辑），所以展开器对这一层采取“报告疑似、要求认领”而非直接判死，与 08 不可综合构造识别与存根替换 模拟IP/时钟门控 的警告认领纪律衔接。第三层是原型可行性的早期嗅探：单个实例子树规模超过单芯片容量、某模块实例数异常爆炸（往往意味着 generate 边界写错成天文数字）、时钟信号数量超过平台可分发能力、黑盒比例超过预算——这些不是“设计错了”，而是“这份配置在原型上落不了地”，越早报警，分区阶段越不会收到一份注定无解的输入。

决定“检查放哪一层”的准则有三条：能否在不做布尔优化的前提下得到确定答案（能就放展开期，不能放综合后）、修复成本随阶段的增长倍数（越早修越便宜的优先前移）、误报代价（高误报的检查降级为警告并要求人认领，避免工具喊狼来了被忽视）。检查报告本身要机器可读：每条诊断带稳定的规则编号、严重级、涉及的层次路径和（适用时）修复指引，CI 按规则号管理豁免，豁免必须有责任人与过期时间。最终目标是让展开期成为整条链路中单位成本拦截缺陷最多的关卡——这正是把“左移”用在原型编译器上的具体含义：阶段 1 多一条精确诊断，阶段 3 的板级调试就少一次以天计的等待。

十五、常见展开事故与排查手册 ​

最后用一组高频实战问题收尾，给 Compiler 团队一份可以直接照做的分诊手册。症状一：展开报大量 unresolved module，但文件明明都在。 分诊顺序：先查文件列表与 include 路径是否来自唯一配置包（散落的 +define+ 和相对路径在不同启动目录下解析不同，见 07 面向原型的 RTL 交付规范 层次/黑盒/电源域）；再查该模块是否包在未生效的 ifdef 分支里——用预处理后的中间文件直接确认它有没有被裁剪；最后查库映射与大小写（跨平台文件系统大小写敏感性不同，本地能跑、服务器失败多半是它）。症状二：同一 RTL 两次展开实例数不同。 九成是配置里混进了非确定性来源：依赖编译命令行顺序的宏、文件时间戳参与了条件生成、通配符文件列表的展开顺序未排序。配置指纹必须把文件列表排序后再哈希，构建环境变量一律不允许进入结构决策；剩下一成是工具缺陷，用第十二节的黄金差分定位最小复现再升级。

症状三：generate 实例命名与仿真器对不上。 检查是否遗漏了块标签、是否用 defparam 远程改参数、数组展开是否符合综合标准的命名规则；不要试图在下游用模糊匹配“容忍”命名差异，那会让回映锚点悄悄腐化，必须在展开器侧严格对齐并让差分测试持续守门。症状四：展开时间或内存爆炸。 先看规模报告里哪个定义的实例数异常（一个写错的 generate 上界可以长出上亿节点），排除设计错误后再查实现：是否深拷贝了 AST、信号表是否过早全量构造、对象是否缺少池化复用。症状五：增量构建后上板行为与预期不符。 默认怀疑失效传播漏边——包体改动但引用者未失效、缓存键缺少工具版本或语言选项；处理原则是先全量重展开验证，确认问题消失再回头补依赖边，绝不带着“可能半新半旧”的树往下游走。症状六：黑盒与真模块同名混用。 同名解析顺序不同会让部分实例悄悄绑到存根、部分绑到真模块（存根机制见 08 不可综合构造识别与存根替换 模拟IP/时钟门控），要求命名空间隔离，并在报告里列出每个实例实际绑定的定义来源。贯穿所有症状的总原则：展开器的每一次“宽容”都是在给下游制造一个更贵的谜题；宁可在阶段 1 用清晰的诊断失败，也不要产出一棵“看起来展开了”的树。这份手册本身也应进入回归——每个真实事故修复后，最小复现变成一个固定用例，事故库随项目一起生长。

知识脉络 ​

FPGA 原型验证专题 09：原型编译器前端展开（Elaboration）——宏、条件编译、实例展平与 AST/实例树 示意图（第 2 张）

与系列及现有篇目的衔接 ​

总结 ​

一句话总结：Elaboration 处在 parse 与 synthesis 之间，只回答「在这份配置下实际有什么、怎么连」，不做任何布尔优化、不产生 GateID；预处理器按唯一配置包完成宏替换、include 与 ifdef 裁剪，展开器从顶层起把 parameter 递归求值成常数、把条件/循环 generate 和实例数组实打实地长成成千上万个实例，得到一棵确定的实例树；要严格区分 AST（一份 module 定义、端口是表达式）与实例树（被例化 N 次就有 N 个带唯一层次路径的节点、参数全为常数、连接逐条绑定到具体信号），RTL ID 遍历的是后者；层次保留是原型特有的显式决策——分割原子、观测回映边界、替换 wrapper 和时钟电源域必须保留，胶水位片可打平；展开期是最便宜的拦截点，可抓住未解析模块、端口悬空/位宽不符、多驱动、非法参数并产出时钟域清单初稿；输出的定义库、实例树、信号表和检查报告就是下一册 RTL ID 分配的输入，而实例树是配置指纹的纯函数，增量缓存可行但 generate 中间插节点会让路径大面积平移，追加节点要放末尾，全局参数变更则必须全量重展开。