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burn-in 老化测试与 SLT：浴盆曲线、IDDQ 筛选和系统级测试怎样把弱品拦在出厂前 ​

更新时间：2026-09-25。芯片在 CP/FT 成品测试里通过了全部功能向量，就一定是颗好芯片吗？经验告诉我们不是：总有一小部分器件在客户上电后的头几百小时里莫名其妙失效，而这批器件在 ATE（自动测试设备）上表现完全正常。这一篇讲的就是封测厂如何对付这批「出厂即短命」的弱品——先看浴盆曲线理解为什么要筛，再讲 burn-in 老化测试如何用 125°C 高温和过压把早期失效逼到厂内爆发，然后讲 IDDQ 静态电流测试和 SLT 系统级测试这两把补刀的刀。可靠性鉴定（HTOL、温度循环等 JESD/AEC-Q100 试验）与本篇的关系见封装可靠性与失效测试，车规为什么对这些手段格外执着见车规芯片基础。

本文要回答的问题 ​

  • 什么是浴盆曲线？早期失效、使用寿命、磨损失效三个阶段的失效率各长什么样？
  • burn-in 老化测试凭什么用 125°C 就能把客户半年内才出的故障提前到几十小时？Arrhenius 加速因子怎么算？
  • 老化炉、老化板 BIB、动态向量这些典型条件和时长数字是多少？为什么消费级产品后来敢取消 burn-in？
  • IDDQ 测试测的是什么电流？为什么它能抓住功能向量漏掉的桥连和栅氧缺陷？
  • SLT 系统级测试和 ATE 的视角有何不同？它为什么在大算力 SoC 上越来越普及？

一、浴盆曲线：芯片一生的三个失效阶段 ​

把一大批同型号芯片的瞬时失效率随使用时间画出来，形状像一只浴盆：两头高、中间一段又低又平。这不是经验感觉，而是三类完全不同的失效机理在时间轴上的分布。

chip-design/intermediate/burn-in-slt-screening.md D2 示意图

第一阶段是早期失效（infant mortality，夭折期）。失效率从很高的起点迅速下降，失效的几乎都是「先天不足」的个体：晶圆划伤、颗粒污染、光刻套刻偏差边缘、薄弱栅氧、键合虚焊、装配时受的 ESD 静电损伤。这些缺陷在常规电测试下功能正常，但裕量很小，一受热、受电应力就在短时间内恶化开路或短路。

第二阶段是使用寿命期（useful life）。弱品死光后，剩下的是健康群体，失效主要由无法预测的随机事件引起，失效率低且近似恒定，工程上用 FIT 衡量：1 FIT 等于每 10 亿器件小时出现 1 次失效。车规器件在这一段常被要求做到个位数到几十 FIT。

第三阶段是磨损失效（wear-out）。金属电迁移、栅氧经时击穿（TDDB）、负偏置温度不稳定（NBTI）、焊球热疲劳等老化机理陆续耗尽设计余量，失效率重新抬升。这一段由设计寿命和可靠性鉴定保证，本篇不展开，可看专家级可靠性与 AEC-Q100 老化篇。

三个阶段的分界线不是绝对的：工艺越成熟、管控越干净，第一段的起点越低、持续时间越短；设计和工艺越激进，第三段可能提前到来。可靠性工程要做的事情因此分成两件——鉴定设计寿命，确保磨损期在目标使用年限之后；筛选制造波动，确保早期失效不流到客户手中。本篇讲后一件。

给一个量级感受：消费级新品早期失效率可能在千分之几，车规客户则要求供应商以 ppm（百万分之几）甚至 sub-ppm 承诺早期返修，这中间差的一两个数量级，主要就是靠筛选和工艺成熟度磨出来的。burn-in 老化测试的全部逻辑就在第一段：既然弱品注定早死，不如在出厂前人工加速它们的寿命，让它们死在自己厂里。

二、burn-in 老化测试：把早期失效搬到厂内爆发 ​

burn-in（老化测试，与寿命鉴定用的 HTOL 条件相近、目的不同：HTOL 是抽样跑 1000 小时验证群体寿命，burn-in 是对每颗出货品做短时间应力筛选）把成品芯片插在老化板（BIB，burn-in board，一块能插几十到几百颗器件的耐高温 PCB）上，成批推进老化炉（burn-in oven），在三个维度同时施加应力：

  • 温度：结温通常拉到 125°C（车规 Grade 1 的额定上限），高可靠件可用到 150°C；
  • 电压：供电抬到额定最高工作电压的约 1.1~1.4 倍，过压加速栅氧和 PN 结退化；
  • 电激励：静态老化（static burn-in）只加电压不跑向量；**动态老化（dynamic burn-in）**由老化板上的驱动电路持续喂测试向量，让内部晶体管真实翻转，覆盖率明显更高，是当前主流。

典型时长 48~168 小时，常见取 125°C / 48~72 小时起步，具体条件按 JESD22-A108 等标准和产品的早期失效数据裁剪。老化条件不是越狠越好：温度和电压超出规格上限太多，可能激活正常使用中永远不会发生的失效模式，把好芯片误杀成废件，应力上限必须卡在「加速真实早期机理、却不改变失效物理」的区间内。老化完成后器件出炉回常温，必须再跑一遍 FT：在应力下变坏的器件此时功能或直流参数已不过规，直接判废，这叫「应力后测试」。部分昂贵的大芯片还会做老化中测试（R/T，real-time test），在炉内 125°C 下直接读出失效，省一次周转。

为什么这套条件有效？因为半导体失效机理大多是热激活过程。Arrhenius 模型给出加速因子：

AF = exp[ (Ea/k) × (1/T_use − 1/T_stress) ]

其中 Ea 是失效激活能（常见经验值约 0.6~0.9eV，缺数据时取 0.7eV），k 是玻尔兹曼常数，T 为绝对温度。代入车规典型工况：使用温度 55°C（328K）、应力温度 125°C（398K）、Ea=0.7eV，算出 AF 约 80 倍。也就是说老化炉里的 1 小时大致折算实际使用 80 小时，48 小时覆盖了用户最初约 4000 小时（近半年）的早期失效暴露窗口。再叠加过压因子（电压加速常用指数律 V 模型，1.4 倍电压常再给出数倍贡献），等效时间更长。

工程细节还有几个值得知道的点。老化板单板插槽数从几十到上千不等，炉内一次可插数十块板，靠「槽位数 × 时长」凑产能，所以时长直接决定产线节拍；插槽接触电阻和板级器件在反复热循环中劣化，会造成接触不良型误杀，工厂需要定期做 BIB 校验。失效件在应力后 FT 上通常表现为固定型故障、漏电超限或时序裕量丢失，工程团队会把老化筛出的缺陷按批次、晶圆、工位做帕累托分析，回溯到具体工艺站——这也是 burn-in 数据除了筛选之外的第二重价值：它是前道工艺的免费探针。

三、125°C 的账：加速效果与成本权衡 ​

burn-in 的效果是实打实的，但代价同样实打实。每颗芯片要占用老化板插槽几十个小时，老化炉和老化板都是重资产，电耗、插拨人工、应力后测试样样花钱；更麻烦的是老化板在反复 125°C 热循环中自身也会老化，板级故障可能误杀好芯片（overkill，过度杀伤），还要算良率损失。所以业界不会无脑全检，而是按产品风险和工艺成熟度分档：

应用场景典型 burn-in 策略典型条件
汽车电子（Grade 1/0）基本 100% 全检125~150°C，1.1~1.4×Vcc，数十小时
工业、高可靠/航空全检或加严125°C 起，动态向量
成熟工艺消费电子抽检或取消初期全检，良率稳定后转抽样直至豁免
先进节点旗舰 SoC短时长动态老化时长缩短，配合 SLT 与 IDDQ 分风险

「取消」不是拍脑袋：量产后持续统计早期返修率（ELFR，early life failure rate），当数据证明弱品比例已降到阈值以下，就逐步缩减老化比例和时长——工艺越成熟、来料越干净，浴盆曲线的第一段本来就越浅。车规之所以不敢省，是因为一颗动力或底盘芯片在路上失效的代价与一颗耳机芯片完全不是一个量级，车规基础篇讲过这套零失效文化。

四、IDDQ：用静态漏电流抓住功能向量漏掉的缺陷 ​

burn-in 之外还有一种便宜得多的筛选手段：IDDQ 测试，即测 CMOS 电路的静态电源电流。CMOS 电路在稳态不翻转时几乎不耗电——理想情况下只有极小的漏电流。测试时给芯片施加一个测试向量，等切换瞬态平息后测量 VDD 引脚上的稳态电流，再换下一个向量，把数百个向量点的电流值全部记下来。

健康芯片每个向量点的 IDDQ 都很小且彼此接近；有缺陷的芯片则会暴露异常：

  • 桥连缺陷（bridging）：相邻金属线被多余导电物短接，常把某个节点钉在两管之间的分压点，上下管同时导通，静态电流出现几十到几百微安甚至毫安级的台阶；
  • 栅氧针孔、薄弱击穿：局部漏电直接抬高静态电流；
  • 电阻性开路：门浮空导致输入电平悬空，也可能让输出级半开半关。

这些缺陷最阴险的地方在于：功能向量未必能察觉——桥连点的电压有时仍被逻辑门判成合法 0/1，功能测试全过，但器件长期发热、裕量不足，正是典型的早期失效苗子。传统做法是设固定电流上限；深亚微米工艺漏电本底随工艺偏差变大，固定阈值容易误杀，现代方法多用 ΔIDDQ（电流增量分析）：看同一颗芯片各向量点之间的相对跳变，把本底扣除掉。

IDDQ 的成本几乎只是测试机上的测时（每个向量点要等几微秒到几十微秒让电流稳定，向量多了不便宜），相比几十小时的 burn-in 轻得多，因此常被前置到 CP/FT 阶段，与 stuck-at、at-speed 扫描一起构成结构性筛选。典型做法是在几百个精心挑选的扫描向量点上各采一次电流，好芯片在成熟节点上本底可能只有微安量级，缺陷件则在某几个点突然跳出几十微安以上的台阶——向量选择的原则是让每个点尽量让不同的网络处于可控状态，这样一次跳变才能反查到嫌疑区域。它与 burn-in 是互补关系：IDDQ 能抓住的缺陷不必靠高温逼，而 burn-in 还能筛出那些常温漏电流正常、热应力下才恶化的个体。

五、SLT 系统级测试：在「真主板」上补 ATE 的盲区 ​

近年大算力 SoC、GPU、手机 AP 的测试清单里又多了一站：SLT（system-level test，系统级测试）。做法是把芯片装在一块与客户应用板高度相似的插座板上，配上真实内存、存储和外设，像一台完整小系统那样启动操作系统、跑真实业务负载：开机引导、高清视频流、游戏场景、AI 推理、调制解调器通信，连续跑数小时（常见 2~6 小时，关键件更长），期间监测功能错误、死机和发热。

它与 ATE 的视角差异，是理解 SLT 价值的关键：

维度ATE（CP/FT）SLT 系统级测试
测试内容结构化向量：扫描、DC/AC 参数、功能向量真实应用负载与操作系统场景
时钟/电压加压、加时序裕量，按规格分选 bin接近用户实际条件，近乎零裕量
擅长发现制造缺陷、参数超标多模块交互、协议握手、长时稳定、边角场景
时长秒级小时级
诊断定位精确到故障点粗，主要做通过/失效判定

ATE 的功能向量由故障模型驱动，覆盖率以结构覆盖率度量，但芯片越大、IP 越复杂，「向量都过、真跑死机」的缝隙就越多——高速接口训练在真实协议流量下的偶发失败、电源管理状态切换的边界、多小时运行才复现的竞态。这些恰好是 SLT 的主场。典型数据也能说明问题：SLT 站的失效率通常已被前道测试压得很低，在成熟大芯片上可能只有百分之零点几，但其中相当一部分是 ATE 从未报过错的逃逸件；对动辄要跑百万颗的旗舰手机 AP，即便只拦下万分之几的现场死机，摊到售后召回和品牌损失上也是划算的。SLT 模组本身也要像产品一样维护：插座寿命有限、散热条件要逐板逐通道校准，否则模组之间的差异会被误读成芯片故障。它的代价是小时级的机时和昂贵的系统模组，所以通常用在单价高、场景失效代价大的大芯片上，并与 ATE 数据联动：ATE 侧统计到 SLT 抓出的缺陷模式后，反向开发新的结构向量，把缺口一点点补回便宜的测试站。

六、筛选全景：四道关卡各管一段 ​

把整条筛选链路放在一张图上，各手段的分工与触发时机就很清楚了。

chip-design/intermediate/burn-in-slt-screening.md D2 示意图

四者的关系不是重复，而是按成本和机理分层：IDDQ 最便宜，在秒级测试时间内专抓漏电型缺陷；ATE 的功能与参数测试兜底制造故障；burn-in 用热与电压的时间压缩，专杀浴盆曲线第一段的弱品；SLT 则跳出故障模型，在系统视角下验证真实使用。筛选工程师的工作本质上是一道经济题——用各站的失效率数据和客户现场的返修率反算，把总质量成本（测试花费 + 逃逸失效赔偿）压到最低：应力加少了弱品流到客户车上，加多了每颗芯片白摊几十小时炉时，平衡点随工艺成熟度不断移动。这条思路与可靠性鉴定里 HTOL 抽样验证寿命的逻辑同源，完整的鉴定条件可回看封装可靠性与失效测试。

这一篇在知识体系里的位置 ​

总结 ​

burn-in 老化测试针对浴盆曲线的早期失效段：把成品插在老化板上进 125°C 老化炉、加 1.1~1.4 倍额定电压并跑动态向量，典型 48~168 小时，靠 Arrhenius 模型（Ea≈0.7eV 时相对 55°C 工况约 80 倍加速）把弱品半年内的夭折压缩到厂内几十小时，出炉再经应力后 FT 判废；IDDQ 以极低代价在 CP/FT 侧抓静态漏电异常，专杀功能向量漏掉的桥连和栅氧针孔；SLT 则在仿真客户主板的模组上跑 2~6 小时真实负载，补 ATE 结构向量覆盖不到的多模块交互与长时稳定盲区——四道关卡按成本分层，再用 ELFR 数据动态增减，车规全检、消费成熟品可豁免，本质都是用厂内测试成本换现场失效逃逸。