去耦电容为什么贴芯片放：从 ΔV=L·di/dt 看懂电源完整性
翻开任何一块数字电路板，芯片周围总是密密麻麻排着一堆小电容：电源引脚旁边有 0.1µF 的陶瓷电容，板上还有几颗几 µF 到几百 µF 的大电容。新手常把它们理解为「滤波」「稳定电压」的笼统配件，甚至以为一颗大电容包打天下。真正的问题要具体得多：芯片的电流不是恒定的，而是在纳秒级时间尺度上剧烈跳变；电从远处的稳压模块赶到芯片需要时间，而这段供电路径本身带着寄生电感。去耦电容为什么贴芯片放，本质是电源完整性（Power Integrity，PI）中一个关于时间、电感和回路面积的问题。本文是芯片设计入门的感性认识篇，先建立直觉，数字以定性为主。
本文要回答的问题
- 芯片的平均电流不大，为什么电源引脚还会出现明显的电压跌落？
- 公式 ΔV=L·di/dt 里的电感 L 是从哪里来的，电容为什么能压住这个压降？
- 既然电容储能，为什么不直接在板上放一颗超大电容了事？
- 0.1µF 和 10µF 并接，谁负责低频、谁负责高频，自谐振频率在其中起什么作用？
- 同样的容值，为什么 0402、0201 小封装、贴着芯片放、过孔怎么打都有讲究？
一、芯片要电是「瞬变」地要：先认识 di/dt
数字芯片的电流主要花在信号翻转上：时钟沿到来时，大量触发器和组合逻辑同时翻转，每一级反相器都在对负载电容充放电。在芯片功耗从哪来：动态翻转 + 漏电，为什么手机芯片拼命拼功耗里可以看到，动态功耗与翻转活动直接相关。这意味着电流不是一条平直线，而是跟随时钟节奏起伏的脉冲——时钟沿后的一小段时间内，内核从电源抽取的电流可能是空闲时的许多倍，且上升时间只有几百皮秒到几纳秒。
对电源网络真正构成威胁的，不是电流的平均值，而是它的变化率 di/dt。举一个数量级的感性例子：一颗芯片工作电流 1 A，但在 1 ns 内电流变化 0.5 A，di/dt 就达到 5×10⁸ A/s。即使供电路径上只有 1 nH 的寄生电感，瞬时压降也有 0.5 V——对一颗 1.0 V 供电的内核来说，一半的额定电压瞬间没了。这就是 ΔV=L·di/dt 这个公式在电路板上的现实含义：变化越快的电流，在同样的电感上制造越大的电压噪声。
| 观察角度 | 只看平均电流的误区 | 把 di/dt 纳入后看到的事实 |
|---|---|---|
| 电流形态 | 电流约等于功耗除以电压的一个常数 | 电流是时钟驱动的脉冲，沿后短时间内远高于平均 |
| 电压表现 | 电源线应该始终平直 | 动态跌落（droop）与反弹在地平面和电源轨上同时出现 |
| 问题时间尺度 | 稳压器会随时补足电流 | 稳压器响应是微秒级，芯片的需求是纳秒级，远水救不了近火 |
| 设计抓手 | 加大电源功率即可 | 必须压低芯片脚下的局部供电阻抗 |
电压跌落的后果不只是「跑得慢」。内核电压瞬时低于阈值，可能造成触发器建立时间违例、时序间歇失效；跌落过头还会触发上电复位与掉电检测（POR/BOR）：芯片怎么知道自己该从哪个状态开始里讲的掉电检测，把芯片误复位；地弹噪声还会通过 I/O 对外传导，与封装与信号完整性（SI/PI）：从 die 到 PCB，高速信号为什么会「变形」——阻抗、反射、串扰、眼图与 PDN中的信号完整性问题交织在一起。
二、电感藏在路径里：键合线、平面、过孔与回路面积
公式里的 L 不是谁故意焊上去的电感元件，而是供电路径天然携带的寄生电感。电流从稳压模块出发，经过电源平面、过孔、焊球或键合线到达管芯，再经由地路径返回——这是一个闭合回路。任何有面积的电流回路都等效为一个电感，回路包围的面积越大、路径越长，电感越大。
芯片封装是寄生电感的大户。键合线（bond wire）每毫米大约贡献 1 nH 量级的电感，引线框架、封装内引脚也各有贡献；即使用倒装焊球，路径缩短了，但焊球和封装基板走线的电感依然存在，且电源焊球与地焊球分得越开，回路面积越大。PCB 这一侧，从电容焊盘到芯片焊球之间的走线、扇出孔、平面切换过孔，每一段都在给回路加电感。
读这张概念卡要抓住时间差：稳压模块是「仓库」，去耦电容是芯片工位上的「料盒」。仓库补货以微秒计，而流水线一次取料以纳秒计；料盒若放在仓库门口，对工位上的工人毫无意义。电容离芯片越远，它和芯片之间串着的走线、过孔电感越多，高频时这颗电容在电气上就等于不存在。
三、两条回路的对照：远水与近水
把供电路径画出来，「为什么贴芯片放」就一目了然。芯片抽电流时存在两条并联的供给路径：一条是从稳压模块经电源平面、过孔、封装一直到管芯的远端回路，整条路径串着几 nH 甚至更大的电感；另一条是从紧邻芯片的去耦电容出发、经过极短走线和回流路径回到管芯的本地回路，回路电感可以压到零点几 nH。
图中灰色是远端的板级供电通路，红色是芯片与封装——瓶颈所在，绿色是去耦电容的本地回路。高频瞬态电流在电气上优先走阻抗最小的路径，自然由绿色短回路承担；远端灰色通路只在随后的时间里慢慢把电容用掉的电荷补回去。注意这不是「电容完全替代稳压器」：稳态平均电流始终由稳压器提供，电容负责的仅仅是突变那一瞬间。回路面积是关键变量——即使电容物理位置就在芯片旁边，如果电源过孔和地过孔离得很远、回流要绕大圈，本地回路的电感一样小不下来。
四、一只真实电容并不「纯」：ESL、ESR 与自谐振频率
解释「为什么要并接不同容值」之前，必须先承认真实电容的模型。一颗贴片陶瓷电容在电路图上是 C，在高频现实里却是电容 C、等效串联电感 ESL 和等效串联电阻 ESR 的串联体。ESL 来自电容自身的内部结构和焊盘引出：电流从一个焊盘流入、绕过电极、从另一个焊盘流出，同样构成一个小回路。小封装（0402、0201）端子短、回路小，ESL 天然比大封装低；同容值选小封装，图的主要就是更低的 ESL。
串联的 C 与 ESL 在某个频率上发生谐振，这就是自谐振频率（SRF）。低于 SRF 时器件呈容性，能提供电荷；高于 SRF 时 ESL 占上风，器件反而呈感性，阻抗随频率重新上升，相当于「不再是电容」。容值越大，SRF 越低——一颗 10µF 电容可能在几 MHz 以上就失去容性，而 0.1µF 的小电容可以管到几十 MHz 乃至更高。下表为定性示意，实际数值以具体器件的数据手册为准。
| 电容档位（典型） | 主要负责频段（定性） | 制约因素 | 在板上的角色 |
|---|---|---|---|
| 数百 µF 电解/聚合物 | 直流到数百 kHz | ESL 大、SRF 很低 | 板级能量池，填平毫秒级负载波动 |
| 1–100µF 陶瓷（大封装） | 数百 kHz 到数 MHz | 封装与安装电感决定上限 | 中频「接力」，支撑一组芯片 |
| 0.01–0.1µF 陶瓷（0402/0201） | 数 MHz 到数百 MHz | 过孔与扇出电感必须压低 | 芯片脚边的高频补流主力 |
| 封装内/片上电容 | 数百 MHz 以上 | 容量小但距离最近 | 管芯本地最后一道防线 |
五、分级并接：在频率轴上接力压低阻抗
电源完整性的目标可以换一种说法：在芯片关心的全部频率范围内，让从芯片焊球看进去的电源分配网络（PDN）阻抗都低于一个上限 Z_target——这正是封装与信号完整性（SI/PI）：从 die 到 PCB，高速信号为什么会「变形」——阻抗、反射、串扰、眼图与 PDN中 PDN 设计的核心诉求。没有任何一颗真实电容能独自覆盖从直流到 GHz 的频段，于是工程上用不同容值的电容分级并接，让它们在频率轴上「接力」。
下图是不同供电环节在频率轴上的分工示意，曲线形状为定性示意、非实测数据，只表达责任区间随频率逐级上移的关系。
读这张图只需抓住一点：频率每升高一档，有效供电源就离芯片更近一步。低频段电容阻抗低、容值大的占优；高频段决定胜负的不是容值而是安装电感，所以大电容全部「失效」后，真正在时钟沿那一瞬间供给电荷的，是贴着电源引脚、过孔打得最短的那些小电容。片上去耦电容（金属叠层构成，容量以 pF/nF 计）距离晶体管最近，负责最后一段；封装形式如何影响这条路径，可以参考封装入门：QFN、BGA、WLCSP，封装不只是芯片的「壳」。
六、电容不是越大越好：反谐振与放置细节
「多并几颗大电容」的直觉在两个地方出错。第一，如前所述，大容值电容 SRF 低，高频下呈感性，并得再多对纳秒级瞬态也没有贡献。第二，也是更隐蔽的一点：当两颗不同容值、不同 ESR 的电容并接时，在大电容呈感性、小电容仍呈容性的交界频段，LC 可能发生并联谐振，阻抗曲线上出现一个尖锐的反谐振峰——总阻抗不降反升，若恰好撞上芯片电流谱的能量频段，电压噪声反而恶化。缓解思路不是不并接，而是拉开容值档位、选用有一定 ESR 的器件提供阻尼、并保证每档数量与布局的合理性；这类取舍需要仿真与目标阻抗约束支撑，没有万能容值清单。
放置层面的工程要点如下表，核心始终围绕「回路电感」这一个物理量。
| 做法 | 对回路电感的影响 | 说明 |
|---|---|---|
| 电容紧贴芯片电源引脚摆放 | 缩短高 di/dt 回路 | 优先级高于容值加减，先保距离 |
| 0402/0201 小封装 | 器件自身 ESL 更低 | 同容值下高频段更有利，也省板面 |
| 电源过孔与地过孔成对、紧邻焊盘 | 回流不绕路，回路面积最小化 | 过孔间距拉开，几 nH 电感立刻加回来 |
| 多个小电容分散在芯片四周 | 各路引脚就近取流 | 全部堆在一处会让远端引脚重新走长回路 |
| 电容放在器件背面正对引脚 | 缩短扇出，但仍受孔环长度影响 | 背贴时过孔到焊盘的走线也要短 |
| 盲目堆大电容、忽略过孔 | 高频收益几乎为零 | ESL 与安装电感决定高频上限 |
还要澄清一个常见误解：去耦电容处理的是正常工作下的电源噪声，与静电泄放是两回事。ESD 冲击的能量要靠专门的保护器件引导，混淆两者可能让防护设计落空，可对照闩锁效应：CMOS 寄生晶闸管为何形成自持低阻通路理解过应力和噪声的区别。同理，封装外形的演进——直插到面阵列、电源地引脚比例上升——本身也在为缩短这条回路服务，封装发展史：从 DIP 直插、QFP 贴装到 BGA 面阵列，引脚数逼出来的形态革命记录了这条线索。
左栏的每个错误都能在实验台上复现为电源轨上的高频振铃和间歇性时序失效；右栏的每条做法则对应同一件事——在对应频段把芯片脚下的阻抗压下去。实际产品中还要把电容布置纳入芯片功耗从哪来：动态翻转 + 漏电，为什么手机芯片拼命拼功耗所说的功耗场景一起评估：最坏 di/dt 往往出现在特定工况组合下，去耦网络按最坏瞬态设计，而不是按平均电流设计。
这一篇在知识体系里的位置
本篇属于芯片物理实现与电路板设计的交界，上承功耗来源（芯片功耗从哪来：动态翻转 + 漏电，为什么手机芯片拼命拼功耗），下接封装与板级协同：封装入门：QFN、BGA、WLCSP，封装不只是芯片的「壳」解释寄生参数的物理载体，封装与信号完整性（SI/PI）：从 die 到 PCB，高速信号为什么会「变形」——阻抗、反射、串扰、眼图与 PDN把 PDN 阻抗、目标阻抗与信号完整性放在同一框架里，封装发展史：从 DIP 直插、QFP 贴装到 BGA 面阵列，引脚数逼出来的形态革命则展示电源引脚与封装形态如何随电流需求共同演化。电压噪声越过功能边界时，会与上电复位与掉电检测（POR/BOR）：芯片怎么知道自己该从哪个状态开始的复位机制、闩锁效应：CMOS 寄生晶闸管为何形成自持低阻通路的过应力问题发生联系。
总结
**去耦电容为什么贴芯片放？因为芯片的电流在纳秒内剧变，封装键合线、PCB 走线和过孔上的寄生电感会按 ΔV=L·di/dt 制造瞬时压降，而稳压模块的响应速度差了三个数量级，救不了这个瞬间；去耦电容是预先放在芯片脚边的本地电荷库，只有贴得足够近、回路足够短，它的低感回路才能在高频下真正承担补流。**真实电容带着 ESL 和 ESR，超过自谐振频率便由容转感，所以必须用大、中、小容值分级并接，在频率轴上接力压低 PDN 阻抗；电容并非越大越好，档位搭配失当会产生反谐振峰。落地时记住四条：小电容优先于大电容、距离优先于数量、过孔成对紧邻焊盘、最坏瞬态工况才是设计输入。