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布局规划是什么：在硅片上「划地盘」——摆块、电源网格与面积估算 ​

更新时间：2026-09-05。本文是「集成电路大类 · 芯片设计」入门层（beginner）第十三篇新正文。综合是什么 产出了门级网表（一堆标准单元 + 连线）。但这些单元还「散着」，得摆到一块真实的矩形硅片上。物理实现的第一步不是细摆每个门，而是先粗划地盘——这就是布局规划（floorplan）。完整后端流程见 物理实现上手，紧随其后的细摆连线见 P&R 入门。

本文要回答的问题 ​

  • 网表有了，为什么不能直接让工具随便把门铺满？
  • 一块芯片的硅片矩形上，大概是怎么分区的？
  • 为什么大模块（SRAM、PHY）要靠边摆？电源网格是什么、为什么重要？
  • 「利用率 70%」是什么意思？为什么不能把硅片塞满？

一、floorplan 在做什么：先定「大格局」 ​

想象装修一栋楼：不是先摆每张桌椅，而是先定承重墙、电梯井、强电弱电井、各功能区位置。floorplan 就是芯片的「平面格局图」，它在摆具体标准单元之前先确定：

  • 芯片/die 的尺寸和形状（多大矩形、长宽比）；
  • 大块宏单元（macro）放哪：SRAM 存储块、PHY（高速接口模拟电路）、PLL、模拟 IP 这些「又大又硬」的块，通常沿边缘摆；
  • 标准单元区（core area）：中间留给海量小门/触发器的区域；
  • IO 单元 / pad ring：四周围一圈，连接芯片引脚（见 芯片引脚与 IO）；
  • 电源网格（power grid）：给全芯片供电的横竖金属条；
  • 时钟、关键总线的大致走向。
chip-design/beginner/63-floorplan-intro.md D2 示意图

二、为什么大模块要靠边、core 在中间 ​

  • 宏单元（SRAM/PHY）靠边：它们常常要直接连到芯片引脚/PHY 或占规整大块，摆边上既能缩短到 IO 的连线、又不会像障碍物一样横在中间挡住成千上万标准单元之间的布线通道。
  • 标准单元铺中间 core 区：标准单元高度统一，工具把它们排成一行行（row），行与行之间走布线。这样自动化程度最高。
  • pad ring 围四周：IO 和静电保护（ESD）电路天然在芯片边缘，对应外部封装引脚。

这个「macro 靠边、标准单元填中间、IO 围一圈」的格局，直接决定了后面布线能不能布通、时序好不好收敛。

三、电源网格与 IR drop：供电不是小事 ​

芯片上几十亿个门都要用电，电从外围 pad 进来，要靠上层金属铺成的横竖电源条（power grid / power mesh） 像城市供水管网一样送到每个单元。

  • 如果电源条太稀疏、太细，离供电点远的单元会出现明显压降（IR drop）——实际分到的电压低于标称值，门就会变慢甚至出错。
  • 所以 floorplan 阶段就要规划足够密、足够粗的电源网络，并在签核时用功耗分析工具检查 IR drop 和电迁移（EM）（见 芯片功耗从哪来、中间层的 功耗分析）。

电源网格用的是宝贵的上层金属资源，和信号线争抢布线空间，这也是面积/布线要权衡的一部分。

四、利用率 utilization：为什么不能把硅片塞满 ​

利用率 = 标准单元和 macro 的总面积 ÷ core 区面积。 新手常想「塞越满越省钱」，但实际上：

  • 布线需要空间：海量连线要在单元之间的布线通道和空白处走，塞满了线布不通；
  • 要留缓冲器/可修缓冲（buffer）插入、时钟树、电源条的位置；
  • 留余量给后期 ECO（工程改单）加单元。

典型利用率在 60%~80% 左右（视设计类型而定），太高会布线拥塞（congestion）、时序恶化，太低则浪费硅片、抬高成本（见 一颗芯片的成本账）。floorplan 时根据网表规模估一个 die 面积，使利用率落在合理区间。

五、floorplan 为什么关键：一步定生死 ​

布局规划是后端里人为经验影响最大、返工代价最高的一步：

  • macro 摆得不好，会造成布线拥塞、长连线、时序怎么收都收不了；
  • 电源/IO 规划不当，后期 IR drop 或封装对不上要大改；
  • 面积估小了塞不下、估大了浪费钱。

所以后端工程师常说「floorplan 做得好，P&R 就成功了一半」。现代工具能自动做一部分，但大 macro 摆放、电源规划、面积/形状决策仍高度依赖工程师判断（完整流程见 物理实现上手）。

六、这一篇在知识体系里的位置 ​

总结 ​

一句话总结：布局规划（floorplan）是门级网表进入物理实现的第一步——先不在细部门上纠缠，而是在硅片矩形上定大格局：把 SRAM/PHY/PLL 等又大又硬的宏单元靠边摆（好引出、不挡布线）、把海量标准单元留给中间 core 区排成一行行、四周围一圈 IO pad ring，并铺好给全网供电的横竖电源网格；它要决定 die 的尺寸形状、电源网络（太稀疏会导致远处单元 IR drop 压降、门变慢出错）、IO 位置和时钟/总线走向，而利用率（单元面积÷core 面积）通常只取 60%~80%——塞满会布线拥塞、没处插缓冲和时钟树、也不给后期 ECO 留余量，太空则浪费硅片推高成本；floorplan 是后端最吃经验、返工代价最高的一步，macro 摆得好、电源和面积规划得当，后续布局布线与时序收敛就成功了一半。