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工艺角 PVT：FF/SS/TT 与多角多模签核，芯片为什么不能只在典型条件下验收 ​

更新时间：2026-09-25。前面的制造系列讲过，一片晶圆要经过光刻、注入、退火等几百道工序才造出晶体管（全过程见 CMOS 制造流程 FEOL）。但同一条产线、同一份掩模造出来的芯片，速度可以相差 30% 以上，漏电可以相差几倍。工程师用「工艺角」描述这些离散，再叠加电压和温度，构成 PVT 空间。本篇讲清这个空间长什么样、五个经典角怎么来、温度为什么会反直觉，以及签核为什么必须跑多角多模 MMMC。

本文要回答的问题 ​

  • 制造变异从哪来？片间变异（D2D）和片内变异（WID）有什么区别，为什么先进节点 WID 越来越难缠？
  • PVT 三个字母各指什么？FF、SS、TT、FS、SF 五个工艺角里的两个字母分别描述谁？
  • 为什么降温不一定让芯片变快？「温度反转」在什么电压区间发生？
  • 电压降低时延迟怎么变？低电压设计为什么签核角数量爆炸？
  • 静态时序签核为什么要做多角多模（MMMC）？统计静态时序分析（SSTA）想解决什么问题？

一、制造变异从哪里来：片间与片内 ​

没有任何一道工艺能做到原子级精确。光刻的曝光剂量、焦距在片与片之间漂移；刻蚀速率随等离子体状态波动；离子注入与退火的剂量、温度也有分布。按变异作用的空间范围，可以分成两层。

片间变异（Die-to-Die，D2D）：整片晶圆或整批晶圆共享的系统性偏移。比如这批晶圆栅氧普遍偏厚一点、那批刻蚀速率普遍偏快，结果是整片裸片上所有晶体管一起变慢或一起变快。D2D 变异在空间上是相关的，可以用少数几个全局参数（沟道长度偏移 ΔL、氧化层厚度 ΔTox、阈值电压 ΔVt）刻画。

片内变异（Within-Die，WID）：同一片裸片内部，不同位置、不同器件之间的差异。它又分两部分：系统性的空间梯度（晶圆中心与边缘的线宽不同，即 CMP/刻蚀的径向效应）和真正的随机变异。先进节点最头疼的是随机部分，典型来源有三个：

  • 随机掺杂涨落（RDF，Random Dopant Fluctuation）：沟道里的掺杂原子总数随尺寸缩小急剧减少——28nm 节点一个晶体管沟道里可能只有几百个掺杂原子。原子位置和数量的离散，让每个管子的阈值电压 Vt 都带随机抖动，且器件越小抖动越大。
  • 线边缘粗糙度（LER，Line Edge Roughness）：光刻和刻蚀出来的栅线边缘不是理想直线，而是带着几纳米幅度的锯齿。沟道越短，LER 占沟道长度的比例越高，有效长度和局部电场逐管不同。
  • 栅介质厚度涨落与界面缺陷：一两纳米厚的氧化层高 K 层，差一个原子层就是百分之几十的厚度变化；金属栅晶粒取向不同也会带来功函数差异。
chip-design/intermediate/process-variation-pvt-corners.md D2 示意图

片内系统性变异也不可小看。版图密度高的区域刻蚀产物排出慢、刻蚀速率和空旷区不同（微负载效应）；CMP 抛光时金属密度不均会带来碟形凹陷；阱的边缘还存在阱邻近效应（WPE），靠近阱注入边界的晶体管实际吃到散射杂质更多，Vt 与远离边界的同版图管子不一样。这些变异有版图相关性，可以通过密度填充、匹配布局缓解，但版图工程师必须知道它们存在。

给几个量级感受：成熟节点 Vt 的片间标准差约十几毫伏，先进节点叠加 RDF 后单管 Vt 的总 σ 可以到 30~50mV；栅长几十纳米的器件，LER 几纳米的抖动就相当于 10% 的沟道长度变化。这也是为什么器件越小，模拟电路和 SRAM 越依赖大面积匹配和冗余设计——SRAM 单元尤其敏感，六个管子里任何一个 Vt 严重偏移，读噪声裕量就可能垮掉，所以存储阵列往往用单独的、更保守的角签核。

WID 随机变异无法靠「选角」完全覆盖，因为同一条路径上的每个门抽到的偏差彼此独立。工程上的应对是 OCV/AOCV/POCV 时序降额，直觉与做法见 OCV、AOCV 与 POCV；理解了变异来源，才好理解那篇为什么要用统计 derate 而不是一个固定百分比。

二、PVT：三个轴张成的工作空间 ​

单颗芯片实际的快慢，由三类因素共同决定，合称 PVT：

  • P（Process，工艺）：制造出来的器件落在分布的什么位置，用工艺角表示；
  • V（Voltage，电压）：晶体管工作的电源电压。标准电压叫标称电压（如 0.9V、0.8V、0.7V，随节点递减），实际供电允许 ±5%~±10% 波动，还要叠加 IR drop；
  • T（Temperature，温度）：结温，即硅片工作时芯片内部晶体管的实际温度，不是设备外壳或机房的气温。消费级芯片常用 −40℃、25℃、85℃、125℃ 这几档，车规芯片的上限要到 150℃。

注意 P 是出厂就定死的（造好是哪片就是哪片），V 和 T 是运行时变化的。签核的逻辑就是：工艺上替客户抽到最坏的那批片，运行上再叠加最坏的电压和温度，在这个组合下时序仍然收敛，才敢签收。

三、五个工艺角：FF、SS、TT、FS、SF ​

把 NMOS 和 PMOS 的速度各自看成一个近似正态的统计分布，各取「快（Fast）」「典型（Typical）」「慢（Slow）」三档，工艺角就是这两个轴上的抽样组合。两个字母第一个指 NMOS，第二个指 PMOS：

工艺角NMOSPMOS含义主要用于检查
TTTypicalTypical两管都在分布中心典型功耗/性能评估，一般不用于最终签核
FFFastFast两管都快，电流大保持时间、最高频率、功耗/电迁移、脉冲宽度
SSSlowSlow两管都慢建立时间、最低工作频率，慢速角签核主力
FSFastSlowNMOS 快、PMOS 慢偏斜导致的占空比、跨管不对称路径、保持风险
SFSlowFastNMOS 慢、PMOS 快同上，方向相反；时钟树占空比、某些单元延迟
chip-design/intermediate/process-variation-pvt-corners.md D2 示意图

为什么还要 FS、SF 这种「一快一慢」的角？因为 CMOS 门的上升沿由 PMOS 驱动、下降沿由 NMOS 驱动。两管速度对称时，输出占空比接近 50%；一旦严重偏斜，上升和下降延迟拉开，时钟占空比畸变、某些上升沿敏感的路径（如传输门、高电平有效锁存器）会单独出问题。角模型本质是用分布的极值点包围整片统计空间——只要真实分布的尾部落入这个框内，角分析就是保守的。工艺库里的角通常取 3σ 点（单端覆盖约 99.87%），代工厂用大量测试片量出分布再做器件 SPICE 参数拟合，每个角交付一套完整的模型文件和时序库。先进工艺库里除了五字角，还有 LV（低 Vt 器件角）、HV（高压器件角）、SRAM 专用角等，多 Vt 器件各自带角，组合数进一步膨胀。

还要提醒一点：角是「全局一致」的假设。SS 角下，设计里每一个晶体管都同时慢，这对 D2D 是合理的；但 WID 随机变异并不服从这个假设，所以纯角分析对片内变异既可能悲观（长路径不可能全员最坏）也可能漏（两个相邻门的随机差异），这正是后面对 derate 和 SSTA 的需求源头。

四、温度的反直觉：反转电压与低温反而慢 ​

常识说温度越高晶体管越慢，这个判断在常规电压下成立：温度升高，晶格振动加剧，载流子迁移率下降，导通电流变小，延迟增加。所以建立时间检查常配 SS + 高温（如 125℃）。

但低温也有反向效应：阈值电压 Vt 的绝对值随温度降低而升高（约每度 0.5~1mV）。Vt 升高同样让电流变小。延迟随温度的最终走向，取决于「迁移率随温升下降」和「Vt 随温升降下来、过驱动 Vgs−Vt 变大」两者谁占主导：

  • 标称电压附近（Vdd 远大于 Vt，如 0.9V 对 0.3V Vt）：过驱动裕量大，Vt 的几毫伏变化无所谓，迁移率主导，越热越慢；
  • 低电压附近（Vdd 逼近 Vt，如 0.5~0.6V）：过驱动本身很小，Vt 升高的占比急剧放大，降温反而让管子更慢。

延迟—温度曲线由负转正的临界点叫反转温度（temperature inversion point），它本身随电压移动：Vdd 越低，越早进入反转区。低电压工艺里，建立检查的最坏温度可能不是 125℃ 而是 −40℃；而保持检查关心最快，FF 角下又另有一组最坏温度。这就是为什么签核脚本在低压 corner 下必须把冷热两端都跑一遍，凭「高温慢」的老经验会漏掉真实的最差路径。

补充几个数字直觉：标称电压下，温度从 −40℃ 升到 125℃，门延迟通常增加 10%~20%；而反转区内同样的温程延迟变化可能反向且幅度更小。另外结温不是环境温度——高负载芯片自身功耗把结温顶到 100℃ 以上是常态，热设计要给签核温度留出余量，签核用的是结温而非气温。

五、电压缩放：最省钱也最危险的提速杠杆 ​

延迟对电压的依赖比温度猛烈得多。经典一阶近似里，传播延迟 t ∝ C·Vdd / (Vdd−Vt)^α（α 约 1~2）。降一点电压，过驱动 (Vdd−Vt) 同时缩小，延迟非线性上升：从 0.9V 降到 0.7V，频率往往要降 25%~35%；而动态功耗 P ∝ C·V²·f，电压降 20% 就能省约 35% 的动态功耗。这就是 DVFS（动态电压频率缩放）和近阈值计算的动机。

工程上的坑有三个：

  1. 低压把所有变异放大：(Vdd−Vt) 越小，同样的 Vt 抖动占过驱动的比例越大，SS 与 FF 之间的延迟差在低压下显著拉开，RDF 等 WID 随机变异的影响也被放大；
  2. 签核角数量爆炸：标称电压只需覆盖 Vdd±10%，低压设计要同时扫低压（建立最坏，常配低温）、高压（保持最坏）与多个温度点，MMMC 场景数成倍增加；
  3. 不能只靠平均电压：大开关电流在电源网络上造成 IR drop，局部单元实际拿到的电压更低，签核要用带 IR drop 压降的实例电压，而不是理想 Vdd。

工艺库里的电压轴也不只是标称值一个点：代工厂通常给出典型 Vdd、±5% 或 ±10% 两端点，加上低压器件（1.8V IO、0.9V 核心、0.6V SRAM 保留模式）各自独立的电压档。每把电压和工艺角、温度点做笛卡尔积，场景数轻松上百，所以 MMMC 流程里会用场景合并、路径分级来控制算力——慢角之间路径集合高度相似时，不必每个场景都全量优化。

六、多角多模 MMMC：为什么一个角不够 ​

把上面的内容合起来就得到签核方法论：不同检查的最坏条件根本不在同一个角落。

  • 建立时间（setup）：要慢 → SS、低压、高温（标称电压时）或低温（反转区）；
  • 保持时间（hold）：要快 → FF、高压、任何温度，因为保持检查不依赖时钟周期，新片越快越容易把旧数据冲掉；
  • 功耗与电迁移：电流大 → FF、高压、高温；
  • 时钟树偏斜与占空比：两管不对称 → FS/SF；
  • 功能模式与测试模式（scan、at-speed）路径结构不同，还要分别约束。

所以一次完整签核要同时加载多个时序角和多个功能模式，每个场景独立读入一套寄生与库，这就是 MMMC（Multi-Mode Multi-Corner）。典型先进工艺项目的 active scenario 有十几个、signoff scenario 几十个，工具在所有场景间找各自最差的路径并同时修干净。

签核角之外还有两类「时间维度」的裕量容易和 PVT 混淆。一是老化：晶体管在使用中经历 NBTI（负偏置温度不稳定性，PMOS Vt 逐年抬升）和热载流子磨损，用几年后会比出厂时慢，签核用老化角（aged library）覆盖；二是时钟与布线的不确定性裕量，配合 derate 一起加。这些裕量和 PVT 角是乘法式叠加的关系，过度堆叠会把频率目标吃掉，所以场景定义本身就是经验活——哪些角是签核必过、哪些只做分析，代工厂签核手册会给出推荐组合。MMMC 的完整工程组织、场景压缩和签核口径见 多角多模高级 STA。再叠加片内随机变异，每个角内部还要按路径深度套 OCV/AOCV/POCV derate，见 OCV、AOCV 与 POCV。器件结构本身的演进（FinFET/GAA 更强的量化约束、更窄的 Vt 分布）也在改变角模型的形状，可参考 FinFET 与 GAA 对先进节点的影响。

七、SSTA：统计静态时序的直觉 ​

传统角分析是「确定性最坏值」方法：把每个门都按极值算，再用 derate 兜住片内变异。它简单、保守，但问题明显：一条长路径上几百个门同时抽到 3σ 最坏值的概率极低，全部按最坏叠加导致过度悲观，逼着加缓冲、放大面积和功耗；而纯随机变异又无法靠固定角精确表达。

**SSTA（Statistical Static Timing Analysis，统计静态时序分析）**换个思路：把每个门的延迟看成带均值和方差的随机分布，沿路径做传播与求和，最终报告的不是「这条路径确定是 0.82ns」，而是「这条路径延迟的均值 0.75ns、σ=0.03ns，违反时钟的概率是 2.1%」。几个关键直觉：

  • 共有的 D2D 变异完全相关，路径上各门共享，方差线性累加；WID 随机变异互相独立，方差按平方和开根号累加，长路径天然被「平均」掉一部分——这正是角分析过度悲观的来源；
  • 结果可以直接换算成良率：时序通过率 × 其他良率因素 = 可出货比例，设计师第一次能在「松一点、良率降多少」之间做定量权衡；
  • SSTA 计算和库表征成本高，工业界主流实践仍是 MMMC 角 + POCV 统计 derate 的折中：用角框住 D2D，用路径长度相关的统计 derate 近似 WID，POCV 本质就是 SSTA 思想的轻量化落地。

SSTA 还有一个技术难点值得一提：路径汇合处取两路到达时间的最大值，而两个随机变量的最大值不再是简单高斯分布，需要近似展开传播，这也是 SSTA 工具精度和速度长期拉锯的原因。对数字前端工程师来说，不必掌握推导，但要记住两个可操作的结论：路径越深，随机变异被平均得越多，所需 derate 越小，这正是 AOCV/POCV 按逻辑深度分档的依据；而浅路径（如 IO 接口、分频后的第一级）随机性无法平均，是片内变异真正危险的地方，值得单独审查。

这一篇在知识体系里的位置 ​

总结 ​

工艺角 PVT 是把制造变异（片间 D2D 的全局偏移与片内 WID 的随机掺杂涨落、线边缘粗糙度）抽象成 NMOS/PMOS 快慢两轴，得到 FF、SS、TT、FS、SF 五个角，再叠加电压与温度张成的签核空间：标称电压下越热越慢，低压下温度反转会让低温成为建立最坏点，降压则非线性放大一切变异；由于建立、保持、功耗各自的最坏角落不同，时序签核必须做多角多模 MMMC，并用 OCV/AOCV/POCV 兜住片内随机变异，而 SSTA 则是用延迟分布和概率替代确定性极值、在悲观度与良率之间做定量权衡的统计视角。